Налаштування оперативної пам'яті у біосі: інструкції. Режими роботи оперативної пам'яті та правила встановлення Як у біосі поміняти частоту оперативної пам'яті

Якщо говорити про оперативну пам'ять або, як її ще називають, оперативний запам'ятовуючий пристрій (ОЗУ) в контексті роботи в рамках комп'ютерної системи, то всі її параметри задаються безпосередньо операційною системою Windows і БІОС. Звичайно, на роботу плашок даної пам'яті впливає її самостійні конфігурації, тому неможливо через комп'ютер задати режим роботи, який значною мірою відрізняється від передбаченого виробником. Але незважаючи на це, користувач може самостійно вносити коригування в роботу цього елемента, наприклад розігнати ОЗУ.

У цій статті буде розказано, як налаштувати оперативну пам'ять у БІОСі. Дочитайте статтю до кінця, оскільки, окрім основної інструкції, мова вестиметься про суміжні речі, без знання яких може нічого не вийти.

Чому може не вийти налаштувати оперативну пам'ять у БІОС

На жаль, кожен користувач не може вносити корективи до налаштувань оперативної пам'яті. І зумовлено це зовсім не її моделлю, тому не потрібно гадати, яка оперативна пам'ять найкраще підходить для коригування параметрів. Навпаки, це з моделлю материнської плати. Чому? Тому, що BIOS Setup Utility знаходиться саме в ній. Звідси виходить, що спочатку необхідно зрозуміти, чи дозволяє комплектація комп'ютера вносити зміни в налаштування ОЗУ. А зробити це не так вже й просто, адже кожна материнська плата відрізняється одна від одної, але точно можна сказати, що старі плати та плати нижчого цінового сегменту повністю не підходять.

Запуск BIOS Setup Utility

Що потрібно зробити насамперед? Безперечно, перш ніж приступати до налаштування оперативної пам'яті, необхідно увійти до CMOS. Що це? Це і є той самий Біос. На жаль, запропонувати універсальний спосіб входу до нього неможливо, адже все залежить безпосередньо від виробника та самої материнської плати. Але можна сказати, що вхід здійснюється безпосередньо при запуску комп'ютера, коли багато різних слів на тлі чорного екрана. У цей момент вам необхідно натиснути спеціальну клавішу, яка відповідає за вхід в утиліту BIOS. Найчастіше це Del, рідше F1 чи F2. Це щодо комп'ютерів, у ноутбуків, навпаки, для входу використовуються клавіші з приставкою F (F1, F2, F10, F11 або F12).

Взагалі ви можете побачити необхідну клавішу в момент завантаження системи, там буде приблизно наступний текст: "Press DEL to run Setup", де замість "DEL" буде вказана, можливо, інша клавіша.

Інтерфейс BIOS

Отже, ми не тільки розібралися, що CMOS - це і є Біос, але і, що важливо, ми вирішили, як до нього увійти. Однак переходити до посібника зі зміни параметрів оперативного пристрою все одно рано, адже для початку необхідно розібратися в різновидах БІОСа, а точніше, в різновидах його інтерфейсів.

Забігаючи вперед, скажімо, що у статті будуть розібрані три представники: AMI, UEFI та AWARD, хоча є ще Intel BIOS, але це лише модифікація AMI, тому інструкція для них загальна. Варто також не плутати AWARD BIOS і Phoenix, оскільки це те саме.

Всі перераховані вище версії мають різний зовнішній вигляд, через що налаштування оперативної пам'яті в БІОС виконується по-різному. Описувати кожен зараз немає сенсу, адже далі все буде висловлено дослівно. Варто лише сказати одне - незважаючи на відмінний один від одного зовнішній вигляд і різне розташування деяких елементів інтерфейсу, інструкція багато в чому застосовується для BIOS Setup Utility.

Налаштування

Ось тепер, розібравшись з усіма нюансами, з'ясувавши, що таке CMOS і як увійти в БІОС, ми можемо перейти безпосередньо до керівництва по тому, як зробити налаштування оперативної пам'яті. Однак врахуйте, що втручання в параметри цього компонента може вплинути на стабільність комп'ютера. Цей "показник" може змінитися як на краще, так і на гірший, тому рекомендується мати за плечима велику теоретичну базу знань, щоб у процесі виконання всіх вказівок не завдати шкоди комп'ютеру.

Спосіб перший: Award BIOS

А почнемо ми з того, що розповімо, як налаштувати оперативну пам'ять у БІОС Award. Цей вид CMOS відрізняється роздільним екраном, поділеним на дві частини. У лівій – стандартні налаштування, а у правому – розширені. задіяти ми будемо і ті, й інші. Ну, довго не розмовляючи, перейдемо до самої інструкції з налаштування.

1. Увійшовши до БІОС Award, натисніть клавіші Ctrl+F, щоб отримати доступ до розширеного налаштування.
2. Використовуючи стрілочки на клавіатурі, виділіть рядок "MB Intelligent Tweaker".
3. Натисніть клавішу Enter, щоб увійти до меню налаштувань цього параметра.
4. Тут ви можете збільшити або навпаки зменшити тактову частоту своєї оперативної пам'яті. Робиться це шляхом зміни параметра System Memory Multiplier. Однак врахуйте, що змінювати показник до максимального значення не можна, це може призвести як до збоїв у роботі компонента, так і до повної його поломки. Бажано вибирати значення трохи більше від вказаного.
5. Тут же ви можете змінити напругу струму, що подається на ОЗУ, робиться це в нижній частині екрану. Але і тут є обмеження, вкрай не рекомендується міняти його більш ніж на 0,15 ст.
6. Поверніться до головного меню, натиснувши Esc.
7. Виберіть "Advanced Chipset Features" та перейдіть до нього.
8. Тут вам дозволять змінити час відгуку ОЗП. Для початку змініть пункт "DRAM Timing Selectable" на "Manual", а потім приступайте до зміни значень.

Спосіб другий: AMI BIOS

Як можна зрозуміти, вирішувати, яка оперативна пам'ять краща, не варто, адже її показники можна легко змінити в налаштуваннях БІОС. Перейдемо тепер до AMI BIOS та розповімо, як це зробити в ньому.

1. Увійшовши до CMOS, перейдіть до меню "Advanced BIOS Features".
2. У ньому потрібно знайти рядок "Advance DRAM Configuration" і натиснути на ній Enter.
3. Тут знаходяться всі ті параметри, що були представлені в першому способі, тобто: напруга, що подається, таймінги і тактова частота оперативної пам'яті.

За аналогією з Award BIOS, змініть усі параметри на потрібні вам, збережіть їх та перезапустіть комп'ютер, щоб увійти до операційної системи.

Спосіб третій: UEFI BIOS

Тепер перейдемо безпосередньо до налаштування оперативної пам'яті в UEFI BIOS, мабуть, найзручнішої БІОС з усіх. Так це тому, що вона має графічний інтерфейс і підтримує мишку, що значно спрощує виконання всіх дій.

1. Увійшовши в Біос, ви повинні перейти в розширений режим. Натисніть F7.
2. Перейдіть на вкладку "Ai Tweaker".
3. Знайдіть кнопку "Memory Frequency" і в списку, що з'явиться після натискання по ній, виберіть бажану тактову частоту.
4. Щоб налаштувати таймінги, необхідно перейти в меню "DRAM Timing Control".
5. Якщо ви вирішили змінити вольтаж, що подається на компонент, вам необхідно перейти в меню "DRAM Voltage". Тут у відповідному полі для введення вкажіть бажаний параметр.

Висновок

Тепер ви знаєте не тільки те, як налаштувати оперативну пам'ять у БІОСі, але і що таке БІОС взагалі, які різновиди його інтерфейсів бувають і як виконати інструкцію в кожному з них. Насамкінець нагадаємо, що перш ніж виконувати інструкцію, переконайтеся, що материнська плата дозволяє змінювати параметри оперативної пам'яті.

Оперативна пам'ять не менш важлива для швидкодії комп'ютера, ніж центральний процесор та відеокарта. І якщо ми вже розібралися з розгоном процесора, чому б нам не розкрити питання, як розігнати оперативну пам'ять на комп'ютері? Думаю, це питання не менш актуальне. Однак Здрастуйте!

Звичайно ж, вам потрібні будуть невеликі знання роботи з BIOS, але страшного в цьому нічого немає, особливо якщо ви вже пробували. А ось можна і не заходячи в Біос, достатньо скористатися безкоштовною програмою MSI Afterburner, але сьогодні не про це.

Ну що ж, гадаю саме час приступити до справи. Закотіть рукави вище та посуньте клавіатуру ближче.

Перш ніж розігнати ОЗУ

За ідеєю, що б ви не зробили з вашою оперативною пам'яттю в ході експериментування та розгону, ви не зможете їй ніяк нашкодити. Якщо налаштування будуть критичними, комп'ютер просто не ввімкнеться або автоматично скине налаштування на оптимальні.

Однак не варто забувати і про те, що будь-яке підвищення продуктивності оперативної пам'яті знижує термін її життя. Так, так і в житті бодібілдери не бувають довгожителями.

Дуже важливо розуміти також, що розгін оперативної пам'яті комп'ютера – це не просто збільшення її тактової частоти! Вам доведеться провести множинні експерименти з налаштування та тонкого підстроювання таких параметрів, як тактова частота, напруга та таймінги затримки. Якщо ви збільшуєте частоту, то таймінги доведеться теж збільшувати, але ОЗУ, як відомо, працює тим швидше, ніж ці таймінги затримки нижче. Палиця з двома кінцями.

Саме тому, розганяючи оперативну пам'ять, підібрати оптимальні налаштування вдасться далеко не з першого разу. Хоча, якщо у вас ОЗУ якогось іменитого бренду, то швидше за все цю модель оперативної пам'яті вже хтось пробував розганяти і, цілком імовірно, виклав корисну інформацію в інтернеті на спеціалізованих форумах. Потрібно лише пошукати небагато.

Врахуйте ще, якщо навіть ви знайшли на якомусь форумі оптимальні параметри для розгону саме вашої оперативної пам'яті, то це зовсім не означає, що у вашому випадку ці параметри виявляться оптимальними і максимально продуктивними. Дуже багато залежить від зв'язки ЦП-Мати-ОЗУ. Тому, якщо ви хочете одразу оптимальні параметри для розгону ОЗП, то вам буде корисно мати на озброєнні деяку інформацію про ваш комп'ютер. Намагайтеся відповісти на запитання:

1. Яка в мене оперативна пам'ять? Виробник та модель. А якщо пам'ять із бюджетного класу, то просто потрібно знати , частоту, таймінги затримки.
2. Який у мене процесор? Модель, частота, розмір кеш пам'яті 2-го та 3-го рівня.
3. Яка в мене материнська плата? І на ній?

Відповівши на ці питання, сміливо вирушайте на форуми та шукайте зв'язки, схожі з вашою. Але знову ж таки повторюся, найкраще провести експерименти і з'ясувати, які налаштування та параметри будуть оптимальними саме для вашої системи.

Розгін оперативної пам'яті (ОЗУ DDR3, DDR4) через БІОС

В принципі немає жодної принципової різниці, хочете ви розігнати оперативну пам'ять типу DDR3 чи DDR4. Пошук налаштувань у біосі та подальше тестування буде виглядати приблизно однаково. А розгінний потенціал більше залежатиме від виробника та якості ОЗУ та ще від материнської плати та процесора.

Також хочу зазначити, що на більшості ноутбуків у біосі не передбачено можливості змінювати параметри оперативної пам'яті. Адже весь цей «розгін» по суті, і ґрунтується на підстроюванні параметрів.

Розгін ОЗУ у біосі Award

Перш ніж розпочати розгін оперативної пам'яті у біосі Award, потрібно натиснути комбінацію клавіш Ctrl+F1, щоб з'явилися розширені меню налаштувань. Без цього «трюка» ви ніде не знайдете параметри оперативної пам'яті, які нам так потрібні.

Тепер шукайте в меню пункт MBIntelligentTweaker (M.I.T.). Тут знаходяться необхідні нам налаштування оперативної пам'яті, а саме SystemMemoryMultiplier. Змінюючи частоту цього множника, можна підвищити або знизити тактову частоту вашої оперативної пам'яті.

Якщо ви хочете розігнати оперативну пам'ять, яка працює у зв'язці зі старим процесором, то у вас, швидше за все, буде загальний множник на ОЗУ та процесор. Таким чином, розганяючи оперативну пам'ять, ви розганятимете і процесор. Обійти цю особливість старих платформ, на жаль, не вдасться.

Тут же можна збільшити подачу напруги на ОЗУ. Однак це може призвести до наслідків, тому напругу потрібно чіпати, тільки якщо ви розумієте, що ви робите і навіщо ви це робите. Інакше краще залиште все як є. А якщо все ж таки зважилися, то не розумійте напругу більше ніж на 0,15В.

Після того, як ви визначилися з частотою (так вам поки що здається) і напругою (якщо зважилися) виходимо в головне меню та шукаємо пункт меню AdvancedChipsetFeatures. Тут ви можете підібрати таймінги затримки. Для цього потрібно змінити значення параметра DRAMTimingSelectableз Autoна Manual, тобто на ручне налаштування.

Розгін ОЗП у біосі UEFI

Біос UEFIє наймолодшим біосом із усіх, а тому і виглядає майже як операційна система. З цієї причини користуватися ним набагато зручніше. Він не позбавлений графіки, як його предки і підтримує різні мови, у тому числі російську.

Пірнайте відразу в першу вкладку під абревіатурною назвою M.I.T.і заходьте там у « Розширені налаштування частот». Завдяки російському інтерфейсу тут ви точно не заплутаєтесь. Все аналогічно першому варіанту – регулюйте множник пам'яті.

Потім заходьте до « Розширені налаштування пам'яті». Тут ми керуємо напругою та таймінгами. Думаю, все зрозуміло із цим.

Довше зупинятися на біосах не бачу сенсу. Якщо у вас якийсь інший біос, то або методом наукового тику знайдете необхідний пункт, або читайте мануали за вашим біосом.

Правильний розгін оперативної пам'яті (формула)

Так, звичайно ж, щоб підібрати найкращі параметри та підвищити продуктивність ОЗУ та системи в цілому, потрібно експериментувати, і щоразу тестувати систему на продуктивність та стабільність.

Але скажу вам по секрету, дізнатися про найкращу продуктивність можна не тільки досвідченим шляхом, а ще й математичним. Проте тести на стабільність все одно ніхто не скасовує.

Отже, як вивести коефіцієнт ефективності роботи ОЗП? Дуже просто. Потрібно поділити робочу частоту на перший таймінг. Наприклад, у вас DDR4 2133 МГц із таймінгами 15-15-15-29. Ділимо 2133 на 15 і отримуємо деяке число 142,2. Чим вище це число, тим теоретично вища ефективність оперативної пам'яті.

Як відомо, при розгоні ОЗУ без збільшення напруги, піднімаючи частоту, швидше за все, доведеться підняти і таймінги на 1 або 2 такти. Виходячи з нашої формули, можна зрозуміти, чи обґрунтовано підняття частоти чи ні. Ось приклад налаштування однієї і тієї ж планки ОЗУ:

DDR4-2133 CL12-14-14 @1.2V
2133 / 12 = 177.75

DDR4-2400 CL14-16-16 @1.2V
2400 / 14 = 171.428

DDR4-2666 CL15-17-17 @1.2V
2666 / 15 = 177.7(3)

Ось і виходить, що якщо частота 2400 МГц вимагає підняти таймінги на 2 такти порівняно зі стандартними таймінгами, то це абсолютно не вигідно. А ось із частотою 2133 та 2666 МГц можна провести тести продуктивності та стабільності системи, щоб вибрати, який з них для нас оптимальний.

Тестування продуктивності та стабільності системи після розгону ОЗУ

Після кожного підстроювання оперативної пам'яті в біосі (тобто після розгону) зберігайте налаштування біосу та запускайте систему. Якщо система запустилася, це вже добре, якщо ні – комп'ютер перезавантажиться із заводськими налаштуваннями. Якщо комп'ютер зовсім не вмикається, то налаштування можна скинути вручну, замкнувши на материнській платі контакт Clear CMOS (JBAT1) будь-яким металевим предметом чи перемичкою.

Після цього вам потрібно буде перевірити систему на стабільність, запустивши один із спеціальних тестів (наприклад, в AIDA64 або Everest) або запустивши гру, яка може добре навантажити систему. Якщо комп'ютер не вимикається, не перезавантажується, не видає помилку, не зависає і не з'являється синій екран смерті, це налаштування розгону оперативної пам'яті вам підійшли.

Відсівайте комбінації параметрів, у яких комп'ютер працює нестабільно. А ті, які працюють стабільно, перевіряйте на продуктивність та порівнюйте.

Можна використовувати численні бенчмарки (у тому числі вбудованими в AIDA64 або Everest) та перевіряти з якими налаштуваннями скільки балів набере ваша система. А можна використати старий добрий архіватор. Створіть папку для тесту, накидайте в неї всякого мотлоху (файли середнього і маленького розміру) і заархівуйте її архіватором. При цьому засікайте, скільки часу на це піде. Переможе, звичайно ж, те налаштування, при якому архіватор подолає тестову папку максимально швидко.

Тестування моєї оперативної пам'яті в бенчмарку Everest'a

Детальна відео-інструкція

Резюме:

Чим можна резюмувати цю статтю. Перше, що я хочу вам сказати – розгін оперативної пам'яті – це не так вже й просто. І якщо ви прочитали навіть 20 статей на цю тему – це ще не означає, що ви знаєте, як розігнати оперативну пам'ять.

Друге - розгін оперативної пам'яті не підвищить продуктивність вашої системи так само сильно, як якщо ви не володар процесора AMD Ryzen. У випадку цієї лінійки процесорів від компанії AMD, швидкість оперативної пам'яті дуже сильно впливає на швидкодію процесора. Це зумовлено принципово новою архітектурою процесора, у якій кеш пам'ять процесора виявилася слабкою ланкою.

ОЗУ не найдорожча річ у комп'ютері. Ось і подумайте, можливо вам краще не розганяти, а просто?

У будь-якому випадку, удачі вам в експериментах і ділитеся своїми результатами, нам теж цікаво!

Ви дочитали до кінця?

Чи була ця стаття корисною?

Та ні

Що вам не сподобалося? Стаття була неповною чи неправдивою?
Напишіть у коментарях і ми обіцяємо виправитися!

Як налаштовується оперативна пам'ять у Біосі?

Відповідь майстра:

Система BIOS більшості компаній містить у собі спеціальну програму налаштування. Саме з її допомогою можна легко змінювати конфігурацію системи, а також налаштовувати режим роботи оперативної пам'яті комп'ютера. Вся необхідна інформація для цього записується в окрему область так званої енергонезалежної пам'яті, яка знаходиться безпосередньо на материнській платі. Її ще називають CMOS.

Щоб змінити налаштування оперативної пам'яті за допомогою біосу, вам необхідно встановити певні значення у програмі BIOS Setup. Найчастіше використання режиму роботи оперативної пам'яті, яке встановлюється за умовчанням, є запорукою стабільної роботи ОС. Але часом без зміни швидкості роботи системи просто не обійтися. До того ж налаштування оперативної пам'яті в BIOS Setup ніяк не позначається на стабільності роботи всього комп'ютера.

Перед початком налаштування оперативної пам'яті вам потрібно увійти до біосу. Для цього просто натисніть клавішу Delete під час завантаження операційної системи. Часом, залежно від моделі вашого комп'ютера, здійснити вхід у біос можна і за допомогою клавіш F2, або CTRL-ALT-ESC.

Усі необхідні параметри для налаштування оперативної пам'яті знаходяться в пункті меню Advanced Chipset Setup. Вам потрібно зайти в нього і вже налаштувати основні параметри оперативної пам'яті.

Для того, щоб прискорити роботу вашої оперативної пам'яті, вам насамперед потрібно знати про те, що означає кожен параметр системи біос. Так, Auto Configuration позначає автоматичну установку всіх необхідних параметрів оперативної пам'яті, які рекомендується використовувати, в т.ч. якщо ваш експеримент з налаштування пройшов невдало. Щоб ви могли коригувати роботу RAM (так інакше називається оперативна пам'ять), необхідно вимкнути опцію автоматичного встановлення конфігурації. Параметром DRAM Read Timing позначають кількість циклів, які проводить система у процесі звернення до RAM. Пам'ятайте, що цей показник має менше значення, тим вище буде продуктивність самої системи. Параметр CAS Delay чимось схожий на попередній параметр. Зменшення цього показника також призводить до підвищення продуктивності всієї системи.

При налаштуванні параметрів роботи оперативної пам'яті в біосі необхідно бути дуже обережним, оскільки занадто сильне зниження циклів і затримок може призвести до того, що вся система працюватиме нестабільно. Необхідно вказувати такі параметри, які зможуть створити запас по швидкості роботи.

В кінці, після того, як ви встановите потрібні вам налаштування, не забудьте зберегти всі зміни в BIOS Setup. Потім здійсніть перезавантаження системи.

Щоб робота комп'ютерної системи прискорилася, можна пошаманити з RAM, збільшивши її продуктивність. Як і для чого ще потрібно виставляти налаштування ОЗП, а також де в БІОС змінити частотні та таймінгові налаштування, розповість стаття.

Для чого потрібно налаштовувати оперативну пам'ять у БІОС

Після встановлення ОЗУ змінити її налаштування буває корисно. Адже без додаткових налаштувань планки оперативи можуть працювати на мінімум своїх можливостей. А налаштувавши ОЗУ по-своєму, можна розігнати її – збільшити частоту. Завдяки цьому можна підвищити продуктивність комп'ютера. Однак варто знати, що не всяка оператива і не всі душі це підтримують. Так що якщо така можливість потрібна, варто подбати про це перед покупкою комплектуючих.

Порада: якщо планується ставити нові планки в ПК самостійно, краще ставити комплектні моделі типу з однаковими таймінгами і частотою. В іншому випадку більш високочастотний варіант автоматично функціонуватиме зі швидкістю повільнішого, або вони вступлять у конфлікт і перестане працювати вся система.

Примітка: пара планок по 4 Гб працює ефективніше, ніж одна восьмигігабайтна. Двоканальний режим дозволяє отримати приріст продуктивності ЦП на 5-10%, а GPU - до 50%. Якщо у ПК 4 слоти, а у користувача - два модулі, то для активації багатоканальності слід встановити їх через один.

Як налаштувати оперативну пам'ять у БІОС

Є три основні способи, які дозволяють змінити налаштування в BIOS. Кожен відповідає прошивці материнської плати, встановленої у системі. З цієї причини користувачеві слід вивчити характеристики материнки, перш ніж щось міняти.

Попередження! Торкати підсистему непідготовленому користувачеві означає можливість щось зіпсувати, порушити умови гарантії. Якщо є невпевненість – краще піти до фахівця.

Award BIOS

1. Поки комп'ютер перезавантажується, зайти в Біос за допомогою спеціальної клавіші або поєднання клавіатурних кнопок. Воно може бути різним залежно від душі.

2. Використовувати комбінацію Ctrl+F1, щоб потрапити до налаштувань.

3. Відкриється віконце, де потрібно стрілками перейти до MB Intelligent Tweaker (M.I.T.) і натиснути Enter.

4. У наступному меню знайти "System Memory Multiplier". Тут можна виставити тактову частоту ОЗП у більшу чи меншу сторону, змінивши множник. Не варто занадто завищувати вказане значення, інакше є ризик зробити лише гіршим.

Важливо! Будь-які зміни варто вносити поступово: на крок за раз, а після кожної зміни перезавантажувати ПК та перевіряти, чи все гаразд.

Примітка: можна підвищити продуктивність оперативної пам'яті, збільшивши напругу, але робити це слід вкрай обережно. Безпечний максимум – 0,15 вольта.

AMI BIOS

Ця система особливо не відрізняється від попередньої. Хіба що змінено назви пунктів. Так, після входу необхідно визначити "Advanced BIOS Features" і перейти в "Advanced DRAM Configuration", а потім поміняти налаштування аналогічно вищенаведеній схемі.

UEFI BIOS

Рішення, яке встановлено у більшості сучасних материнок. Відрізняється зрозумілим та привабливим інтерфейсом, як правило, русифіковано та підтримує управління. Для власників таких плат переміщення за розділами БІОС стрілками залишилося в минулому.

Можливостей налаштування оперативної пам'яті тут значно більше, ніж у попередніх версіях. Що можна робити, нагадує таблиця.

Як змінити таймінги оперативної пам'яті в Біосі

Таймінги позначають кількість тактових імпульсів, які потрібні оперативній роботі, щоб виконати певну операцію. Чим нижчий таймінг, тим продуктивніша ОЗУ, тому зміна таймінгів – процедура корисна.

Але проводити подібні операції інтуїтивно – небезпечна витівка, адже так можна вивести ОЗУ з ладу, і реанімувати модулі, швидше за все, вже не вдасться. Тому потрібно попередньо протестувати базовими інструментами Windows. Якщо оператива працює нормально, можна настроювати таймінги. Потім у Віндовсі можна перевірити, чи успішно пройшло налаштування.

Як змінити частоту оперативної пам'яті в Біосі

Де виставляти значення – вже було описано у розділі про налаштування, тому тут розповідається про те, що слід враховувати при зміні.

Що потрібно мати на увазі:

• Коли користувач сам виставляє частоту, наприклад, оперативна пам'ять функціонує на базових таймінгах, наприклад, 11-14-14-33. Але й за зниженого відгуку багато моделей функціонують без перебоїв.
• Найбільш ефективне поєднання: таймінг – низький, частота – висока, проте потрібно враховувати сумісність значень.
• Для підвищення швидкодії рекомендується активувати двоканальний режим, а якщо в материнці є 8 гнізд під планки пам'яті – ще краще: це чотириканальний режим.

Цікаво:частотні показники становлять 3600 МГц. А ще у нього є підсвічування та підтримка технології Extreme Memory Profiles, яка дозволяє швидше та зручніше налаштовувати пам'ять.

• Варто розуміти, що успіх при розгоні не гарантовано на 100%. При надмірно завищених параметрах пам'ять не працюватиме.
• Якщо після кількох спроб запустити комп'ютер система не відповідає, необхідно скасувати все, що змінилося. У цьому допоможе перемичка Clear CMOS (вона ж – JBAT).

"Прокачати" RAM так, щоб вона продемонструвала свої найкращі показники, щоб додати швидкості PC, нескладно. Потрібно лише знати, як правильно змінювати налаштування та діяти обережно.

Мабуть, найважливішим моментом у питанні чіткого функціонування комп'ютера є налаштування параметрів різних підсистем з BIOS Setup, повз яку пройти просто неможливо. Основна система вводу/виводу (BIOS Basic Input Output System) є свого роду "прошарком" між апаратною (комплектуючі) і програмною (операційна система) частинами ПК. У ній міститься інформація щодо встановлених компонентів та загальних налаштувань всієї системи. Однак більшість установок мають свою специфіку, визначаючи деякі особливості та тонкощі функціонування керованих ними підсистем. Систему можна налаштувати на максимальну ефективність, встановивши відповідні параметри на максимально можливі значення з точки зору продуктивності, але при цьому немає гарантії, що комп'ютер буде працювати надійно і без збоїв. З іншого боку, систему можна налаштувати на максимальну стійкість до відмов, "загрубивши" при цьому продуктивність. Кожна з цих крайнощів має свої плюси та мінуси, тому зазвичай прагнуть досягти "золотої середини", варіюючи значення відповідних пунктів налаштування BIOS Setup. Таким чином, можна отримати оптимально збалансовані параметри і досягти максимально можливої ​​продуктивності за умови забезпечення стабільного функціонування ПК.

Основними моментами у питанні є установки параметрів, призначених для конфігурування системного ОЗП (оперативної пам'яті): всілякі затримки, специфічні режими роботи, загальні схеми функціонування тощо. Все, що стосується цього питання можна знайти в розділі "Advanced Chipset Setup" (або "Chipset Features Setup") в BIOS Setup.

Auto Configuration

Цей пункт у налаштуванні є, мабуть, основним, проте зустрічається не в кожній системі - точніше сказати, на всіх материнських платах для 486-сумісних процесорів і на більшій частині Pentium-сумісних материнських плат. Він визначає можливість змін у налаштуваннях підсистеми пам'яті типу FPM DRAM та EDO DRAM, вказуючи тривалість циклу звернення (мінімальний проміжок часу протягом якого можна виконати циклічне звернення за довільними адресами) до даних: 60ns (оптимізовано для мікросхем пам'яті з часом доступу 60ns), 70ns (оптимізовано для мікросхем пам'яті з циклом доступу 70ns) та Disable (в даному випадку дозволити "ручне" налаштування наявних параметрів підсистеми пам'яті). При асинхронній передачі даних гарантується, що певна операція буде здійснена повністю за фіксований проміжок часу, оскільки в цьому випадку функціонування пам'яті не прив'язується до частоти системної шини. Тому, якщо дані з'являються відразу за фронтом системного синхросигналу, то вони будуть раховані лише після приходу наступного фронту тактового імпульсу. Значення 60/70 ns даного пункту вказують системі, що треба використовувати передустановки, занесені виробником материнської плати заздалегідь, які забезпечують стабільну роботу пам'яті, з встановленої тривалості циклу доступу. Зрозуміло, що при цьому, напевно, втрачається деяка частина максимально можливої ​​продуктивності. Тому, щоб дати можливість гнучкої конфігурації, цей параметр необхідно встановити в положення Disable, відкривши доступ до інших установок налаштування підсистеми пам'яті.

DRAM Read Timing

Параметр, що характеризує швидкість читання даних із масиву пам'яті. Сам масив є деякою подобою координатної сітки, де є положення по горизонталі (адреса рядка) і по вертикалі (адреса стовпця). Спрощено, на перетині кожної конкретної адреси рядка і стовпця знаходиться одиничний "будівельний елемент" масиву - клітинка пам'яті, яка являє собою ключ (транзистор) і елемент (конденсатор), що запам'ятовує. Логічне стан осередку (фізично заряд у конденсаторі) представляється досить просто: є заряд "1", немає заряду "0".

Для читання вмісту з одного осередку пам'яті у найпростішому випадку потрібно п'ять тактів. Спочатку на шину виставляється адреса рядка (перша половина повної адреси осередку пам'яті). Потім подається строб RAS# (Row Address Srobe), який є свого роду контрольним сигналом (засувка адреси рядка), що підтверджує отриману адресу рядка для запису в спеціально відведене місце - регістр мікросхеми пам'яті. Після цього передається адреса стовпця (друга половина повної адреси комірки пам'яті), наступним тактом за яким йде сигнал підтвердження адреси, що приймається (засувка адреси стовпця) CAS# (Column Address Strobe). І, нарешті, слідує операція читання з комірки пам'яті, контрольована сигналом дозволу запису WE # (Write Enable). Однак якщо зчитуються сусідні осередки, то немає потреби передавати щоразу адресу рядка або стовпця, і процесор вважає, що необхідні дані розташовані по сусідству. Тому на зчитування кожного наступного осередку знадобиться вже три такти системної шини. Звідси і бере свій початок існування певних схем функціонування (таймінги, в широкому сенсі цього поняття, що зазвичай означає тимчасовий параметр) конкретного фундаментального типу ОЗУ: xyyy-yyyy-…, де x кількість тактів шини, необхідне для читання першого біта, а у всім наступних.

Так, цикл доступу процесора до пам'яті і двох фаз: запиту (Request) і відповіді (Response). Фаза запиту складається з трьох дій: подання адреси, подання запиту на читання та підтвердження (необов'язково). У фазу відповіді входить видача даних, що запитуються, і підтвердження прийому. Досить часто відбувається читання чотирьох суміжних (сусідних) осередків, тому багато типів пам'яті спеціально оптимізовані даного режиму роботи, й у порівняльних характеристиках швидкодії зазвичай наводиться лише кількість циклів, необхідне читання перших чотирьох осередків. У цьому випадку йдеться про пакетну передачу, яка має на увазі подачу однієї початкової адреси і подальшу вибірку по осередках у встановленому порядку - такого роду трансфер покращує швидкість доступу до ділянок пам'яті з заздалегідь визначеними послідовними адресами. Зрозуміло, що в разі необхідності читання даних з непослідовної адреси в "ланцюжку" пакетної передачі виникає розрив і перший біт наступного довільного звернення (адреси) вважається стандартним п'ятитактним доступом, що описується вище. Зазвичай процесор формує адресні пакети на чотири передачі вперед, оскільки передбачається, що система автоматично поверне дані із зазначеної комірки і трьох наступних за нею. Перевага такої схеми очевидна: на передачу чотирьох порцій даних потрібна лише одна фаза запиту.

Наприклад, для пам'яті типу FPM DRAM застосовується схема 5333-3333-..., на відміну від першого різновиду динамічного ОЗУ, де застосовувалася найпростіша 5555-5555-... Для пам'яті EDO DRAM після першого зчитування блоку даних збільшується час доступності даних того ряду, до якому відбувається доступ зараз, у своїй зменшується час отримання пакету даних, т.к. схема доступу вже 5222-2222-… Синхронне ДОЗУ типу SDRAM, на відміну від асинхронного (FPM і EDO), "вільно" від передачі в процесор сигналу підтвердження і видає/приймає дані в певні моменти часу (тільки спільно з сигналом синхронізації системної шини ), що виключає неузгодженість між окремими компонентами, спрощує систему управління і дає можливість перейти на більш "коротку" схему роботи: 5111-1111-... Аналогічну часову діаграму має і пакетне ДОЗУ на основі схеми розширеного доступу до даних (BEDO DRAM) останній різновид асинхронного типу динамічної пам'яті

Тому в наведеному пункті меню налаштування можна зустріти варіанти допустимих значень для циклів звернення до пам'яті: x333 або x444 оптимально підходить для FPM DRAM, x222 або x333 для EDO DRAM, і x111 або x222 для BEDO DRAM (і SDRAM). Варіюючи ці параметри і намагаючись використовувати коротшу діаграму для конкретного типу пам'яті, можна домогтися деякого підвищення продуктивності.

DRAM Write Timing

Параметр, аналогічний за попереднім принципом, з тією різницею, що відбувається налаштування твору операцій запису. Для фундаментальних типів пам'яті FPM DRAM і EDO DRAM значення параметра, що розглядається однаково, оскільки виграш від принципу EDO можна отримати тільки на операціях читання. Відповідно, встановлювані значення аналогічні "DRAM Read Timing", враховуючи особливості архітектури пам'яті, що використовується.

Fast RAS-to-CAS Delay

Установка, що характеризує затримку в циклах тактового сигналу між стробами RAS# і CAS# (як уже говорилося, за сигналами RAS# і CAS# внутрішньокристалічні тригери фіксують частини повної адреси рядка і стовпця), за яку дані з накопичувача ДОЗУ передаються на вихідні підсилювачі ( SenseAmp, що грають роль тимчасового буфера і підсилювача рівня, оскільки сигнал, що виходить із мікросхеми, досить слабкий), і зазвичай 2ns. Ця затримка вводиться спеціально і необхідна для того, щоб було достатньо часу для однозначного визначення адреси рядка (сигнал RAS#) та стовпця (сигнал CAS#) комірки. Інакше кажучи, цей параметр характеризує інтервал між виставленням на шину контролером пам'яті сигналів RAS# і CAS#. Зрозуміло, що чим менше це значення, тим краще, проте не варто забувати, що за ним стоїть можливість самих мікросхем пам'яті реалізувати встановлену затримку, тому вибір тут неоднозначний.

DRAM RAS Precharge Time

Параметр, визначальний час повторної видачі (період накопичення заряду, підзаряд) сигналу RAS#, тобто. через якийсь час контролер пам'яті буде здатний знову видати сигнал ініціалізації адреси рядка. Це пов'язано з необхідністю проведення фаз оновлення вмісту осередків пам'яті. Ця установка може приймати значення 3 або 4 (у циклах шини), і в тимчасовому відношенні аналогічна попередньої чим менше, тим краще. Іноді можливий варіант, коли можна виставити конкретну схему циклів регенерації або прямо вказати час оновлення вмісту рядка пам'яті, що виражається мікросекундах (ms).

Для підтримки цілісності інформації заряд конденсаторів слід періодично оновлювати (регенерувати), читаючи вміст цілого ряду і знову перезаписуючи. Пристрої пам'яті з динамічною "природою" властивий один досить серйозний недолік - висока ймовірність утворення помилки, коли дані, записані в певну комірку, при зчитуванні можуть виявитися іншими, що пов'язано з циклами регенерації заряду в комірці пам'яті. Для контролю та виправлення цього недоліку існує два способи перевірки цілісності даних: контроль біта парності та код корекції помилок. Як уже згадувалося, елементарна осередок динамічної пам'яті складається з одного конденсатора і транзистора, що замикає, що дає можливість досягти більшої щільності розміщення елементів (більша кількість осередків на одиницю площі) в порівнянні зі статичною. З іншого боку, дана технологія має ряд недоліків, головним з яких є те, що заряд, що накопичується на конденсаторі, втрачається з часом. Незважаючи на те, що при топології конденсаторів осередків динамічної пам'яті використовується хороший діелектрик з електричним опором в кілька тераом (х10 12 Оhm), заряд втрачається досить швидко, так як розміри одного конденсатора мікроскопічні, а ємність мізерна порядку 10 -15 F. При такій ємності одному конденсаторі накопичується всього близько 40000 електронів.

Середній час витоку заряду в масиві ДОЗУ становить близько сотні або навіть десятків мілісекунд, тому його необхідно перезаряджати з 64ms інтервалом згідно з вимогами JEDEC Std 21-C. Дані з ядра зчитуються і передаються на підсилювачі рівня, після чого не надходячи на вихід записуються назад в масив. Стандартно банк мікросхеми пам'яті (масив осередків, що має певну організацію структури, що складається з рядків і стовпців) містить або 2k, або 4k, або 8k рядків (точніше, або 2048, або 4096, або 8192), доступ до яких дозволяє проводити одночасну регенерацію всього масиву, що відноситься до цього рядка. Як би там не було, найкраща схема регенерації полягає не в одночасному оновленні вмісту осередків всіх рядків, а в почерговому оновленні індивідуально кожного рядка. В результаті, взявши за основу 4k масив (середня щільність), можна обчислити стандартну нормальну схему регенерації одного рядка, поділивши повний цикл оновлення на кількість рядків: 64000ms/4096=15.625ms. У випадку, якщо банк містить більше 4k рядків, будь-які два рядки можуть оброблятися однією командою, або все вирішується простим кратним збільшенням частоти регенерації з точністю до навпаки, якщо банк містить менше 4096 рядків. Якщо розглядати можливі варіанти вирішення проблеми оновлення вмісту масиву ДОЗУ, на даний момент відомі три різні методи регенерації даних.

Регенерація одним RAS (ROR RAS Only Refresh). У даному випадку адреса рядка, що регенерується, передається на шину адреси, у відповідь на що видається сигнал RAS# (точно так само, як при читанні або запису). При цьому вибирається рядок осередків, і дані з них тимчасово надходять на внутрішні ланцюги (точніше на вихідні підсилювачі рівня) мікросхеми, після чого записуються назад. Оскільки сигналу CAS# не слід, цикл читання/запису не починається. Наступного разу передається адреса наступного рядка і так далі, доки не відновляться всі клітинки, після чого цикл регенерації повторюється. Недоліком цього методу, безумовно, є те, що займається шина адреси, і в момент регенерації блокується доступ до інших підсистем комп'ютера. Це сильно знижує загальну продуктивність, оскільки такого роду регенерацію в мікросхемах пам'яті необхідно здійснювати досить часто.

CAS перед RAS (CBR CAS Before RAS). При нормальному циклі читання/запису сигнал RAS# завжди приходить першим, а за ним слідує CAS#. Якщо ж CAS# приходить раніше RAS#, то починається спеціальний цикл регенерації (CBR), при якому адреса рядка не передається, а мікросхема використовує свій власний внутрішній лічильник, вміст якого збільшується на 1 (дискретне інкрементування) кожного циклу CBR. Цей режим дозволяє регенерувати пам'ять не займаючи шину адреси, що, безумовно, економічніше в плані використання системних ресурсів.

Механізм автоматичної регенерації (AutoPrecharge) або саморегенерації (SEREf | SElf REfresh) зазвичай використовується в режимі енергозбереження, коли система переходить у стан "сну" і формувач синхросигналів деактивується. Режим розширеної регенерації (EREf | Extended REfresh) не є окремим методом, що характеризує саму здатність мікросхеми, а, як і скорочена (REREf | REduce REfresh), визначає тільки режим періодичності оновлення вмісту масиву щодо нормального циклу (Normal, 15.625m s) у "підмножині" циклу саморегенерації. При EREf енергія економиться тому, що тепер регенерацію сторінки (рядки) можна робити значно рідше: скажімо, через 125.2ms, а не через 15.625ms, як це відбувається при стандартній регенерації. Скорочена регенерація рекомендується до використання в мікросхемах пам'яті великої ємності (64Mbit пристрої та більш ємні) та в модулях пам'яті з великою кількістю мікросхем (16 і більше). Саморегенерація використовується в періоди мікроспоживання (загальний стан системи Suspend), коли вміст мікросхеми пам'яті регенерується самостійно шляхом інкрементування свого внутрішнього лічильника це означає, що всі функції управління можна вимкнути. У такому стані оновлення даних в осередках за вищеописаними методами неможливе, тому що нікому посилати сигнали на регенерацію, і мікросхема пам'яті робить це сама в ній запускається свій власний генератор, який тактує її внутрішні ланцюги.

Так, метод ROR використовувався ще в перших мікросхем DRAM і на даний момент практично не застосовується. Метод CBR активно використовується у мікросхемах EDO DRAM. Саморегенерація рекомендована для систем на основі SDRAM і підтримує значення: 3.906ms (0.25х-скорочена), 7.812ms (0.5х-скорочена), 15.625ms (нормальна), 31.25ms (2х-розширена), 62. та 125.2m s (8х-розширена). Зрозуміло, що сама здатність конкретної мікросхеми пам'яті (контрольована з боку "закритих" установок у BIOS або саморегенерація) визначається архітектурно і залежить від типу пам'яті, що використовується. Однак виставивши найбільший часовий цикл, можна "не вписатися" в загальну часову діаграму, тому виробник модуля пам'яті такого роду інформацію просто заносить у спеціально відведене місце - мікросхему SPD, якій оснащено більшість сучасних модулів DIMM. У разі, якщо такої мікросхеми на використовуваному модулі немає, то можна, за умови, що це дозволяє гнучке налаштування BIOS Setup, самостійно виставити періодичність проведення регенерації, виходячи зі стандартних 15.625ms для 4k масиву банку, кратно зменшуючи (скорочена) цикл зі збільшенням кількості рядків, або збільшуючи (розширена) цикл при зменшенні кількості рядків все залежить від логічної організації (кількість банків та структура банку) мікросхеми та їх кількості в конкретному модулі пам'яті.

MA Wait State

Період очікування до перемикання адреси, яка дозволяє встановити або зняти додатковий такт затримки до початку звернення до конкретної мікросхеми пам'яті (подача сигналу вибору кристала CS#). Свого роду "контрольною точкою" спрацьовування є перемикання сигналу MA# (Memory Address) з одно-або двотактним випередженням CS#. Більш детально цей пункт буде розглянутий нижче стосовно синхронних систем.

DRAM R/W Leadoff Timing

Цей пункт характеризує число тактів, затрачуване підсистемою пам'яті під час підготовки виконання операції читання/запису даних, визначаючи їх кількість на шині до виконання операції у мікросхемі. При цьому можливі наступні значення: 8/7 і 7/5 кількість тактів для читання/запису відповідно. Як і будь-який параметр, що характеризує затримку, його потрібно намагатися встановити з меншим значенням.

Speculative Leadoff

Параметр, що включає (Enable) і вимикає (Disable) режим випереджувальної видачі сигналу читання (READ), роздільна здатність якого дозволяє видавати його трохи раніше, ніж адреса буде декодована (однозначно визначена за допомогою стробів RAS# і CAS#). Оскільки визначення адреси необхідної комірки потрібен певний час, система втрачає такти, які можна використовувати з користю. Тому включення цього параметра дає можливість вважати наступну адресу комірки, поки йде процес визначення координати комірки, адреса якої вважалася раніше. Даний прийом також дозволить деякою мірою заощадити час та зменшити кількість "холостих" тактів системної шини.

DRAM ECC/Parity Select

Параметр, керуючий режимами контролю цілісності даних: коду корекції помилки (ECC Error Correction Code) і перевірки парності (Parity). Нерідко зустрічається також пункт "DRAM Data Integrity Mode".

За характером помилки пам'яті можна поділити на два типи. Тимчасові помилки (збої, Soft Errors), пов'язані з впливом космічних променів, альфа-часток, сторонніх і внутрішніх шумів, призводять зазвичай до одноразової зміни інформації, і найчастіше дані записуються в ту ж комірку повторно без помилок. Постійні помилки (відмови, Hard Errors), що виникають внаслідок несправності самих мікросхем пам'яті, часто призводять до втрати інформації в цілому стовпці або навіть у всій мікросхемі.

У разі використання схеми Parity один біт парності зберігається у спеціально виділеній області пам'яті разом із кожними вісьмома бітами інформації. Біт парності формується так: підраховується кількість "одиниць" у двійковому поданні байта: якщо воно парне, то даний біт набуває значення "1", якщо немає "0". Після цього дані записуються на оперативну пам'ять. При зчитуванні цього байта даних із комірки до нього "приписується" біт парності і потім аналізується 9bit значення. Якщо в цьому числі непарна кількість одиниць, то біт парності "обрізається" і байт інформації передається на обробку, інакше генерується помилка парності і робота комп'ютера припиняється з видачею повідомлення. Якщо змінено парну кількість біт інформації, перевірка біта парності не спрацює. Однак, незважаючи на те, що схема контролю парності може виявляти максимум двобітні помилки, виправляти їх вона не здатна.

Механізм ECC може виявляти, а й виправляти помилки, а також генерувати помилку парності. Зазвичай дана схема роботи ґрунтується на використанні кодів Хеммінга (перешкодостійкі коди), що дозволяють виявляти та виправляти один невірний біт або знайти дві і виправити одну помилку (коригувальні властивості коду визначаються його надмірністю). Корекція помилок набагато складніша за контроль парності і використовується в системах, де необхідна передача великої кількості інформації з мінімальною ймовірністю помилки. У будь-якому випадку, будь то схема Parity або ECC, використання даних типів пам'яті може знизити продуктивність: якщо контроль парності може "гальмувати" систему на 23%, то у ECC цей показник іноді доходить до 10% залежно від складності використовуваного алгоритму. Крім цього, 72bit модуль ECC дорожчий за свій звичайний 64bit "аналог" за умови однакової ємності, тому вибір використання даних типів пам'яті на ПК є виключно справою кожного.

Наявність у ПК модуля, що підтримує схему ECC, визначається самою системою, і якщо такі не виявлені, пункт меню "DRAM Data Integrity Mode" змінити неможливо - "сіре" поле з індикацією "Non-ECC". Дозвіл (Enable) пункту "DRAM ECC/Parity Select" за умови, що в системі використовуються відповідні модулі пам'яті, призводить до активації контролю корекції помилки або до включення механізму контролю парності.

SDRAM Configuration

Параметр, що визначає спосіб налаштування підсистеми пам'яті на основі SDRAM і приймає значення: by SPD (необхідні параметри зчитуються зі спеціальної мікросхеми послідовного детектування, що встановлюється на модулі пам'яті, і повністю оптимально узгоджені з типом та індивідуальними характеристиками встановлених на ньому мікросхем) або Manual (дозволено варіювати певні параметри "вручну", причому відповідні пункти меню цих параметрів стають доступними для зміни). Суть даної установки зводиться до того, що у разі використання схеми Manual дозволяється доступ до зміни параметрів "SDRAM CAS Latency Time", "SDRAM RAS-to-CAS Delay" та "SDRAM RAS Precharge Time", які утворюють основну таймінгову схему роботи пам'яті ( CL-t RCD -t RP відповідно) і дозволяють здійснювати більш гнучке налаштування підсистеми на основі синхронного ДОЗУ - все аналогічно до параметра "Auto Configuration". У разі використання схеми SPD необхідні значення автоматично завантажуються з мікросхеми EEPROM, у якій виробник конкретного модуля пам'яті заздалегідь "прошиває" необхідні значення часових параметрів (таймінгів), гарантуючи стабільну роботу.

p align="justify"> При синхронній роботі з пам'яттю операції виконуються строго з тактами системного генератора. При цьому саме керування синхронного ДОЗУ дещо ускладнюється щодо асинхронного, оскільки доводиться вводити додаткові клямки, що зберігають адреси, дані та стани сигналів керування. В результаті цього замість тривалості циклу доступу, що застосовується для характеристики в асинхронних системах, для опису швидкодії SDRAM вдаються до вказівки тривалості періоду синхросигналу (t CLK Clock time величина, зворотно пропорційна частоті слідування синхроімпульсів). Тому в деяких різновидах BIOS можлива вказівка ​​безпосередньо тривалості періоду синхросигналу: 7ns (максимальна частота функціонування даного модуля 143MHz, отже, тимчасові схеми, що використовуються, будуть оптимізовані для пристроїв пам'яті з параметром -7, що вказується безпосередньо на самій мікросхемі), 8ns (максимальна частота фун модуля 125MHz, тому тимчасові установки будуть оптимізовані для приладів пам'яті з параметром -8) і 10ns (максимальна частота функціонування даного модуля 100MHz, тому тимчасові установки будуть оптимізовані для мікросхем пам'яті з параметром -10), які працюють аналогічно описаним раніше в пункті " Auto Configuration", але зустрічаються порівняно рідко.

Стандартно, масив мікросхеми містить логічні банки (Bank), кількість та організація яких визначається індивідуальністю (фундаментальністю) самої архітектури та кінцевою ємністю мікросхеми. Банки містять логічні рядки (Row), звані також сторінками (Page, щоб уникнути плутанини з фізичними рядками), які, у свою чергу, містять стовпці (Column) - матриця, утворена такою ієрархією, і є ядром мікросхеми пам'яті. Рядок - це обсяг даних, що зчитуються або записуються в один з декількох банків ядра. Стовпці підмножини рядків, які зчитуються або записуються в індивідуальних фазах операцій читання/запису.

Розглянемо послідовно просування даних мікросхемою. Зазвичай цикл починається після приходу команди активізації банку, яка вибирає та активує необхідний банк та рядок у його масиві. Протягом наступного циклу інформація передається на внутрішню шину даних і прямує на підсилювач рівня (як говорилося раніше, свого роду "накопичувач", що грає роль підсилювача сигналу, так і тимчасового буфера). Коли посилений рівень сигналу досягає необхідного значення, дані замикаються (Latch) внутрішнім синхросигналом - цей процес, що називається затримкою між визначенням адреси рядка і стовпця (t RCD RAS#-to-CAS# Delay), займає 2 3 цикли системної шини (кількість періодів синхросигналу). Після цієї затримки команда читання може подаватися спільно з адресою стовпця, щоб вибрати адресу першого слова (у даному випадку обсяг даних, що передаються за один цикл, рівний ширині шини даних мікросхеми пам'яті), яке треба вважати з підсилювача рівня. Після виставлення команди читання виконується дво- або тритактна затримка строба вибору стовпця (затримка сигналу CAS# CAS# Latency або просто CL), протягом якої дані, вибрані з підсилювача рівня, синхронізуються і передаються на зовнішні висновки мікросхеми (лінії DQ). За першим словом йдуть інші протягом кожного наступного синхросигналу, відпрацьовуючи повну встановлену тривалість пакета (Burst Length) кількість безперервно переданих слів за одну фазу передачі даних. Лише після того, як вся інформація передалася, дані можна повернути назад з підсилювача в рядок порожніх осередків масиву для відновлення його вмісту, що займає 23 тактових циклу. Заради справедливості необхідно помітити, що всупереч правильному запису послідовності t RCD -CL-t RP зазвичай основна таймінгова схема має вигляд CL-t RCD -t RP , таким чином вказуючи ступінь важливості складових її параметрів. Динамічний, а значить має властивість слабшання сигналу і витоку, за своєю природою масив осередків повинен регенерувати їх вміст. Періоди відновлення заряду встановлюються регенеруючим контролером програми моніторингу, що виконується лічильником регенерації (Refresh Counter) - подібне відновлення вимагає 7 - 10 циклів, протягом яких потік даних переривається.

Процедура запису у розгляді тимчасової схеми доступу аналогічна фазі читання з різницею додатковому інтервалі t WR , що характеризує період відновлення інтерфейсу після проведення операції. Іншими словами, період відновлення у фазі запису – це зазвичай двотактна затримка між закінченням видачі даних на шину (останній імпульс по Data Bus) та ініціюванням нового циклу. Цей часовий інтервал забезпечує відновлення інтерфейсу після проведення операції запису та гарантує коректність її виконання. В результаті, після закінчення передачі останнього слова у фазі запису, рядок банку, до якої відбувається звернення, входить у стадію регенерації не відразу, а після закінчення додаткової затримки, мінімальне значення якої обумовлюється найменшим інтервалом, протягом якого очікується коректне завершення поточної операції запису. Тому час активності сторінки у фазі запису ставати більше значення t RAS фази читання тривалість періоду відновлення, t WR .

SDRAM CAS Latency Time

Затримка видачі сигналу CAS для мікросхеми синхронного ДОЗУ є однією з найважливіших характеристик і позначає мінімальну кількість циклів шини (Clock Period) від моменту "фіксації" запиту даних стробом CAS # до моменту їх стійкого визначення і зчитування. Передбачається, що у момент приходу фронту сигналу CAS# на адресних входах є правильні дані. Однак, оскільки скрізь існують тимчасові затримки (у тому числі і всередині самої мікросхеми), то спеціально відводиться деякий час на їх подолання, причому через розкид параметрів затримки для різних адресних ліній можуть бути різними це і є в даному випадку CAS Latency (CL ), а CL2 і CL3 - час затримки в тактах (2 і 3 відповідно). Чим менша затримка - тим більша швидкість роботи з пам'яттю, але й тим більший ризик, що дані потраплять "не за адресою", що неодмінно викличе збій. Стійкість до подібних збоїв є стійкість за CL.

Іншими словами, CL – це затримка між формуванням логікою управління кристала мікросхеми команди читання та доступністю до читання першого слова. Якщо реєстрація (розпізнавання приймачем сигналу конкретного логічного рівня) команди читання відбувається фронтом такту N, а CL становить M тактів, то відповідні дані будуть доступні через N+M тактів. Проте, задля забезпечення гарантованої видачі даних, транзистори вихідних ланцюгів ліній даних включаються однією такт раніше (N+M-1), тобто. на них виводяться дані з невизначеними (на той момент) рівнями, в результаті чого контролер пам'яті чекає ще один такт, і тільки після цього приймає дані, що надходять. При використанні CL2 для модулів, розрахованих для даної частоти на CL3, вихідні ланцюги можуть не встигнути виставити потрібний рівень (і забезпечити номінальний струм) для точного представлення даних на шині і може виникнути помилка.

SDRAM RAS-to-CAS Delay

Аналогічного роду параметр (Fast RAS-to-CAS Delay), який визначається як t RCD , описувався раніше, і в даному випадку може приймати значення 2 або 3, встановлюючи дво-і тритактну затримку від початку передачі команди активізації конкретного логічного банку до моменту прийому команди читання/записи з приходу фронту CAS# (перехід у активний низький рівень). Іншими словами, після подачі команди активізації банку, рядок, до якого відбувається звернення, необхідно зарядити (виконати цикл накопичення заряду, Precharge) до моменту надходження команди читання (визначуваної адресою стовпця). Це означає, що дані передаються з масиву пам'яті на внутрішньокристальний вихідний підсилювач рівня із затримкою 2 або 3 цикли. Необхідно розуміти, що затримка, що розглядається, сама по собі відіграє досить незначну роль у загальній затримці за умови попадання в сторінку та/або читання даних з відкритої сторінки. Тим не менш, далеко не в кожному BIOS можна варіювати значення цієї затримки через відсутність відповідного параметра, проте насправді t RCD враховується також у значенні "Bank X/Y Timing".

SDRAM RAS Precharge Time

Тривалість підзаряду рядка t RP . В даному випадку мікросхема DRAM з двома/чотирма банками (логічна організація) дозволяє "приховати" цей час, щоб забезпечити безперервне введення/виведення даних: у той час, коли відбувається будь-яка операція з одним банком пам'яті, інший встигає регенерувати (оновити дані) ). Простіше кажучи, цей параметр дозволяє визначати швидке (Fast) або повільне (Slow) накопичення заряду по лінії RAS до початку циклу регенерації. Встановлення значення Fast збільшує швидкість, проте може призвести до нестабільності роботи. Slow діє навпаки - підвищує стабільність роботи комп'ютера, проте збільшує час, що витрачається на цикл регенерації даних. Тому рекомендоване значення Fast слід встановлювати у разі впевненості як мікросхеми пам'яті. Значення 2 і 3 цього пункту, що зазвичай зустрічаються, визначають кількість тактів системної шини, необхідних для відновлення даних у сторінці, до якої відбувалося звернення.

Взагалі, затримка, що обумовлюється накопиченням заряду в рядку, необхідна для переміщення даних назад до масиву (закриття банку/сторінки) до моменту приходу команди активізації наступного банку. Так, 30?60 % від загальної кількості запитів, що передаються, на читання втрачається в межах однієї сторінки (Page), стандартно звана рядком логічного банку), що отримало назву попадання в сторінку (Page Hit). Тому в цьому випадку немає необхідності активізувати банк, оскільки дані вже знаходяться в сторінці, і все, що потрібно – це змінити адресу стовпця за допомогою видачі сигналу CAS #. Якщо дані, що запитуються, не знайдені в межах даної сторінки, їх необхідно повернути назад в масив і закрити банк.

Якщо дані, що запитуються, існують в одному і тому ж банку, але в різних рядках, необхідно подати команду перезаряду, щоб банк закрився (проміжок, що становить тривалість підзаряду), а нова команда активізації банку відкриє правильний рядок (затримка t RCD), де розміщуються необхідні дані . Пізніше через проміжок CL команда читання прийде за правильно обраною адресою. В результаті кількість циклів загальної затримки (схема t RCD -CL-t RP), що описується як 2-2-2, становить 6 тактів, а схема 3-3-3 збільшує її до 9.

Якщо дані, що запитуються, розташовані в різних рядках, немає необхідності витрачати час на очікування закриття першого банку, тому затримка t RP в даному випадку не враховується. Отже, залишається лише затримка видачі сигналу CAS# та інтервал RAS#-CAS#. Взагалі дана схема трохи спрощена, оскільки якщо дані знаходяться в одному банку, але в різних рядках, то банк необхідно не просто закрити, а ще й реактивувати. Тому кожен банк має дуже короткий час, протягом якого він залишається відкритим, і тривалість циклу t RC стає досить критичним фактором.

Для мікросхеми пам'яті, що увійшла у фазу саморегенерації (SEREf), необхідний певний інтервал часу для її повернення назад до активного стану. Як вже говорилося раніше, у разі введення пристрою у фазу Self-Refresh всі вхідні інтерфейси перетворюються на стан DtC (Don't Care), а тактовий вхід CKE деактивується, після чого миттєво включається внутрішньокристальний лічильник регенерації. У цей час мікросхема пам'яті є пасивним щодо системи пристроєм і відповідає команди, оскільки інтерфейс синхронізації деактивирован. Після проведення фази внутрішньої регенерації механізм зовнішньої синхронізації активізується і пристрій повертається до активного стану за командою Refresh Exit. Тим не менш, повна фаза активізації з моменту початку подачі сигналу CKE до готовності прийняти першу команду від контролера займає 47 тактів і називається Refresh RAS Assertion.

SDRAM Cycle Time Tras/Trc

Параметр, що характеризує швидкодію мікросхеми SDRAM (динаміку масиву) і визначає відношення інтервалу, протягом якого рядок відкритий для перенесення даних (t RAS | RAS # Active time), до періоду, протягом якого завершується повний цикл відкриття та оновлення ряду (t RC Row Cycle time), також званого циклом банку (Bank Cycle Time).

За замовчуванням встановлюється значення 6/8 більш повільне, але стабільніше, ніж 5/6. Однак, 5/6 швидше змінює цикли в SDRAM, але може не залишати рядки (ряди) відкритими на період часу, достатній для повного завершення транзакції, що особливо справедливо для SDRAM із частотою синхронізації понад 100MHz. Отже, спочатку рекомендується спробувати встановити 5/6 з метою збільшення продуктивності SDRAM, але, якщо система стає нестабільною, слід змінити на 6/8. Також цей параметр можна зустріти у вигляді . Наприклад, для деяких базових логік дані установки можуть мати такі значення: для серії i82815xx або для серій наборів VIA або, і для ALi MAGiK1.

Цикл банку визначає кількість тактів, необхідних після виставлення команди активізації банку на початок фази перезаряду. Іншими словами, після відкриття сторінки її необхідно підтримувати у відкритому стані деякий проміжок часу, перш ніж вона знову закриється. Параметр t RC визначає мінімальну кількість тактів з моменту початку звернення до рядка доти, доки банк реактивується. Оскільки фаза перезарядки має затримку 2 3 такту, то повний цикл банку є сумою часу активності сигналу RAS# і інтервалу оновлення даних у сторінці: t RС = t RAS + t RP , де t RAS = t RCD + CL визначається як затримка відгуку ( Latency), що характеризує проміжок часу між реєстрацією отриманої команди і моментом початку передачі даних, що асоціюються з командою. Таким чином, t RС характеризує загальну кількість циклів, що входять до основної таймінгової схеми t RCD -CL-t RP . Так, серія i82815xx підтримує схеми або звідки видно, що період підзаряду фіксований і становить два цикли шини (2T). Серія базових логік від VIA визначає інтервал t RAS за значеннями 5T і 6T, що говорить про плаваючому значенні t RP в 2 або 3 такти відповідно, проте вони не прямо доступні, а є частиною "міксу" установок.

Поточні мікросхеми SDRAM мають тривалість циклу ядра 50?60 ns. З іншого боку, це означає, що теоретично мікросхема, що синхронізується на частоті 133MHz (7.5ns період), має значення t RC =7T, звідки можна визначити поточний цикл ядра: 7х7.5ns=52ns. Якщо частоту синхронізації збільшити, кількість циклів, відповідно, теж збільшиться, щоб укладатися у вікно 50ns. Провівши розрахунок, можна відзначити теоретичну межу частоти синхронізації SRDAM 183MHz при поточних параметрах (9T), що означає 49.2ns цикл ядра. Цікавою особливістю є те, що в ранніх ревізіях i82815 серії схема виглядала як або що визначає межу частоти синхронізації в районі 166MHz. Для 100MHz синхросигналу, з метою отримання максимально можливої ​​продуктивності, цикл банку необхідно встановити як 5/7, а для 133MHz шини, як 5/8 або 6/8 в залежності від того, наскільки сильно потрібно "розігнати" інтерфейс.

У зв'язку з цим найголовнішим питанням вважається визначення мінімально можливого інтервалу активності сторінки (сигналу RAS#) і що спричинить вихід за межі його допустимих значень (t RAS Violation). Після того, як сигнал RAS активізував банк, дані замикаються в підсилювачі рівня. Наприклад, є дві лінії, що йдуть паралельно, з яких одна сигнальна, а інша пов'язана. Ця схема працює за принципом чергування, де кожна лінія може бути сигнальною, і опорною. Підсилювач рівня диференціює напругу між зарядженою лінією даних та опорною, і посилює відносно слабкий сигнал – це необхідно робити, щоб відновлювати інформацію в комірках. Сигнальні лінії мають чітко визначену ємність, що зменшується із збільшенням заряду. Якщо фаза перезаряду (стирання всієї інформації з рядка даних для активізації наступного банку - малий доступ) починає виконуватися до того часу, поки рівень сигналу не стабілізувався достатньо можливості відновлення початкового вмісту сторінки, чітко визначена тривалість активності сторінки (сигналу RAS#) порушується (t RAS Violation), результатом чого є повна втрата даних або у кращому разі неправильне їх відновлення. Іншими словами, t RAS - це час, необхідний для накопичення повного заряду в рядку та відновлення даних до початку циклу наступного передзаряду. У свою чергу перезаряд є командою, що закриває сторінку або банк, тому t RAS також характеризується як мінімальний час активності сторінки. Якщо до цього додати ще й тривалість циклу перезаряду, то в результаті вийде загальна кількість тактів, необхідна для відкриття та закриття банку, що називається циклом банку (t RC) - те, про що йшлося раніше.

SDRAM MA Wait State

Для систем на основі синхронного ДОЗУ контролеру пам'яті необхідно надіслати кілька сигналів доступу, щоб виконати повну фазу звернення до конкретної мікросхеми пам'яті: CS# (вибір кристала), MA (адреса пам'яті), WE# (дозвіл запису) RAS# (строб підтвердження адреси рядка) ) та CAS# (строб підтвердження адреси стовпця). Будь-який доступ до пам'яті включає ці сигнали в різних варіаціях в залежності від типу виконуваної операції. Наприклад, без сигналу вибору кристала всі наступні команди не будуть сприйняті мікросхемою.

Так, всі адресні лінії, що йдуть від контролера пам'яті до підсистеми, з'єднуються з усіма мікросхемами пам'яті на всіх модулях, що зумовлює значне (залежно від загальної кількості мікросхем) логічне навантаження для контролера, який повинен посилати правильну кінцеву адресу всім мікросхем у складі модуля( їй). Тому рекомендується дотримання 12-тактного випередження адресної та іншої специфічної інформації до подачі сигналу CS#. В результаті дається можливість подавати адресу та інші специфічні командні сигнали з 0 (Fast, не включає ніякого стану очікування перед подачею сигналу CS #), 1 (Normal, один такт випередження команди вибору кристала) або 2 (Slow, випередження команди вибору кристала 2Т) тактним випередженням сигналу вибору кристала.

Таким чином, якщо модуль пам'яті містить, наприклад, 4 або 8 мікросхем, то в цьому випадку рекомендовано значення Fast. Якщо модуль пам'яті має 16 або 18 пристроїв, для нього підійде однотактне випередження. Якщо більше 18 мікросхем пам'яті (Registered DIMM) 2T. У складних конфігураціях підсистеми з використанням кількох модулів з різною логічною та фізичною організацією необхідний глибший практичний аналіз.

SDRAM Bank Interleaving

Механізм чергування логічних банків мікросхеми пам'яті (не плутати з режимом чергування фізичних банків - перемикання фізичних рядків, поділених на сегменти з власною логікою управління для кожного, - реалізація якого вимагає присутності складної апаратної адаптивної логіки та спеціальної розведення сигнальних трас підсистеми пам'яті) дозволяє "комутувати" цикли регенерації та доступу (конвеєризація): у той час, як один логічний банк проходить цикл оновлення вмісту, інший перебуває в активному стані та відпрацьовує цикл обігу. Це покращує ефективність функціонування підсистеми пам'яті (реальну пропускну спроможність наближає до теоретичної пікової) щодо неоптимізованого механізму (передвиборка) та "приховує" час оновлення вмісту кожного окремого банку.

Так, чіпи пам'яті ДОЗУ з ємністю масиву 16Mbit і менше використовують одноблочну матрицю (один логічний банк). Деякі 16Mbit та всі 32Mbit мікросхеми мають вже двобанківську внутрішню архітектуру. Пристрої з ємністю ядра 64Mbit та вище організовані чотирибанківською логічною структурою, розділеною внутрішніми магістралями та трасами вводу/виводу.

Поділ логічного масиву ядра на чотири частини дозволяє використовувати інтерфейс вибору кристала для управління всіма логічними банками одночасно і дає можливість тримати відразу по одній відкритій сторінці в кожному банку (якщо звичайно використовується незалежна структура побудови). Це дає можливість здійснювати доступ без необхідності зміни дійсної адреси розташування необхідних даних адреси рядків і стовпців використовуються спільно між усіма логічними банками в межах однієї мікросхеми. Внаслідок цього контролер може перенаправляти звернення від одного внутрішнього банку до іншого, роблячи необхідні операції. Дані перемежування і отримали назви звернень, що чергуються, які дають перевагу, коли при закритті одного логічного банку дані продовжують надходити в/з іншого, створюючи безперервний потік. Таким чином, у разі промаху на сторінку фаза перезарядження рядка є системно-прозорою операцією. Проте одночасне відкриття одразу всіх логічних банків (звернення до конкретної сторінки в кожному) неможливе, оскільки команди активізації в даному випадку можуть подаватися з мінімальною затримкою в один такт.

Іншими словами, базисна ідея звернень, що чергуються, полягає в доступі від одного банку до іншого, коли відповідні сторінки відкриті в кожному банку - цей момент вимагає високого ступеня концентрованості даних в системному ОЗУ. Зазвичай команда активізації може відкрити один банк у певний момент часу (передвиборка), а потім рахувати дані після затримки t RCD +CL. Однак, практично відразу ж після посилки команди активізації одного банку, контролер пам'яті може послати команду активізації іншого в цьому ж циклі, таким чином відкривши наступний банк. Якщо контролер точно знає, які дані слід передати в інший банк, він може надіслати команду читання без трешингу (Trashing, режим інтенсивної передачі даних при нестачі системної пам'яті) пакета даних першого банку. У цьому випадку уможливлюється перехід від одного банку до іншого із затримкою лише в один цикл (Bank-to-Bank Latency, затримка переходу "банк-банк") між пакетами із чотирьох слів (BL=4). На додаток, фази накопичення заряду та закриття банку можуть виконуватися у "фоновому режимі" в процесі зчитування даних із банків, що перемежуються.

Відомі три режими чергування: звичайний (No Interleave), двобанкове чергування (2-Way Interleave, дані комутуються між двома логічними банками) та чотирибанкове чергування (4-Way Interleave, дані комутуються між чотирма логічними банками). Режим чергування логічних банків працює тільки в тому випадку, якщо адреси, що послідовно запитуються, знаходяться в різних банках - інакше транзакції даних відбуваються за звичайною схемою No Interleave. В цьому випадку системі доведеться простоювати час проходження звернення та цикл регенерації, після чого запит повториться. Тим не менш, підтримка конкретного режиму має бути реалізована ще й на рівні конкретної програми. Взагалі, будь-яка програма, що сильно залежить від процесорного кешу (об'єму, типу та ієрархії), не здатна оптимально використовувати режими чергування з простої причини обмеженості розміру сторінки, і дані з кешу можуть загубитися. В результаті чергування банків може негативно позначитися на продуктивності, оскільки неправильний відкритий банк необхідно закрити до виконання наступного циклу доступу до даних.

Bank X/Y DRAM Timing

Параметр, що включає в себе суму t RCD +t RP +Bank Interleaving і поділяється на схеми: SDRAM 8 10 ns, Normal, Medium, Fast і Turbo оптимізовані під "одноіменну" продуктивність налаштування, які виробник материнської плати прописує в BIOS сам ( схема, подібна до описуваного раніше "Auto Configuration" і "SDRAM Configuration"). Так, значення відповідних налаштувань BIOS, які встановлюють регістри контролера пам'яті, що управляють, в певний стан, зазвичай виглядають наступним чином:

Таймінги деяких оптимальних налаштувань підсистеми пам'яті SDRAM

Важливо помітити, що немає різниці між установками SDRAM 8?10, Medium і Fast, оскільки всі вони мають однакові значення основних часових параметрів. Виняток становить лише Turbo, яка зменшує t RCD до 2T (кількість тактів шини), що може спричинити нестабільну роботу модулів на мікросхемах EMS HSDRAM 150MHz. Ще важливіше, що чотирибанківське чергування (4-Way Bank Interleaving) скорочує час активності сигналу RAS до 5 тактів, визначаючи загальну тривалість циклу банку 8T. З позиції продуктивності Normal нічим не відрізняється від SDRAM 8?10, Medium і Fast, але демонструє цікаві результати: установкою t RCD в 2T при включеному чотирибанківському чергуванні можна отримати систему, що нестабільно функціонує.

DRAM Command Rate

Параметр, який встановлює затримку надходження команд пам'ять (CMD Rate). Власне це поняття є синонімом затримки декодування контролером командно-адресної інформації. За цим параметром ховається вибір необхідного фізичного банку загального простору, що адресується встановленої системної пам'яті. Фізичний банк (фізичний рядок) - це інтерфейс, що визначається шириною шини даних керуючого пристрою (контролера пам'яті). Мікросхеми традиційного синхронного ДОЗУ (SDRAM) з'єднуються паралельно з інтерфейсом даних контролера, разом утворюючи рядки, кількість яких характеризує, зокрема, здатність навантаження підсистеми пам'яті. Тільки один фізичний банк може бути доступний у певний момент часу, а вибір необхідного визначається декодуванням адреси. У випадку, якщо система укомплектована однорядковим модулем пам'яті (один фізичний рядок - конфігурація, при якій сумарна ширина шини даних всіх мікросхем пам'яті у складі модуля дорівнює ширині інтерфейсу даних контролера пам'яті), варіантів вибору крім єдиного не існує. Якщо система ґрунтується на дворядкових модулях, то керуючий пристрій має здійснити інтелектуальний вибір (за допомогою команди CS#, вибір кристала) правильного банку, де міститься необхідна інформація. Наприклад, два модулі з дворядковою фізичною організацією (повний фізичний банк - максимальне навантаження, при якій сумарна ширина шини даних всіх мікросхем пам'яті у складі модуля в два рази більша за ширину інтерфейсу даних контролера пам'яті) дають уже чотири можливі варіанти, один з яких буде правильним.

Декодування адресного простору займає відносно багато часу (пропорційно загальному обсягу встановленої пам'яті та організації підсистеми), тому контролери пам'яті DDR-інтерфейсу різних базових логік (наприклад, VIA Apollo Pro266 та KT266), як правило, мають дві різні програмовані затримки команд для адаптації режиму роботи з різним типом використовуваної пам'яті та конфігурації 1T або 2T. У стандартному режимі роботи затримка з залишає 2 циклу, що означають, що команда замикається в мікросхемі по другому фронту строба після відпрацювання команди вибору кристала (CS#). Після цього відпрацьовуються команди активізації банку, читання та перезаряду у відведений ним фіксований інтервал часу. Додаткова затримка, що розглядається, застосовується виключно у разі виконання початкового доступу (Initial Access, також іменований довільним доступом), враховуючи те, що всі підпослідовні команди виставлені в чергу відповідно до встановлених в BIOS затримок. Тому затримка надходження команди дає ефект лише за довільних доступів.

Як було зазначено вище, при довільному доступі команда активізації банку замикається по другому фронту синхросигналу саме такий механізм застосовується в модулях пам'яті із застосуванням мікросхем-регістрів Registered DIMM, які зменшують навантаження на систему синхронізації і відіграють роль транзитних буферів, де відбувається перерозподіл адрес . Також регістри застосовуються для трансляції команд та їх подальшої передачі мікросхему пам'яті із затримкою в 1 такт. У цьому випадку CMD Rate є критичним фактором. Наприклад, у підсистемі з чотирма дворядковими Registered DIMM контролер пам'яті управляє лише чотирма мікросхемами-регістрами, а не конкретно кожною мікросхемою пам'яті окремо, що позитивно позначається на загальному навантаженні, створюваному модулями на підсистему пам'яті. Незручність полягає в тому, що самі регістри, як і належить у синхронних системах, працюють узгоджено з сигналом, що задає, при чому командно-адресна інформація транслюється із затримкою в 1Т, передаючись вже по наступному фронту синхросигналу. Тому контролери, оптимізовані для роботи CMD Rate в 2T при використанні в системі модулів пам'яті, що містять мікросхеми-реєстри, очікують появи даних на виході на один такт раніше, ніж Registered DIMM можуть видати звідси і виникають помилки в роботі. Таким чином, нормально спроектовані системи повинні містити контролер пам'яті, що враховує затримку 2T, що раніше згадувалася, що включає цей додатковий цикл очікування.

Для небуферизованих модулів пам'яті (Unbuffered DIMM) контролер зніме додатковий такт затримки, зменшивши загальну до 1 циклу, що говорить про замикання команди по наступному фронту тактового сигналу і економії одного такту при кожному наступному довільному доступі до пам'яті. У свою чергу це збільшує реальну пропускну здатність залежно від того, наскільки завантажена шина пам'яті і скільки випадкових доступів виконано.

Сама здатність обробки команд із затримкою 1T залежить від таких факторів, як частота синхронізації шини пам'яті, кількість мікросхем на модулі пам'яті (чим більше мікросхем, тим більше часу знадобиться контролеру, щоб вибрати необхідну), якість використовуваного модуля, загальна кількість модулів пам'яті, що використовуються в системі (Прямо пов'язано з кількістю мікросхем у складі одного модуля) і віддаленість модуля від контролера (протяжність сигнальних трас від висновків контролера до висновків мікросхеми пам'яті з урахуванням кількості переходів).

Після детального розгляду стає ясно, що параметр CMD Rate є досить значущим фактором у системах з уніфікованою архітектурою пам'яті (докладніше нижче), що містить інтегрований графічний контролер без додаткового кешу дисплея. Оскільки пропускну здатність підсистеми пам'яті ділять між собою всі підсистеми, тепер уже включаючи і відео-, стає очевидним, що зі збільшенням роздільної здатності і глибини кольору, навантаження на єдине в даному випадку системне ОЗУ зростає не лінійно.

SDRAM Banks Close Policy

Контроль над операціями закриття логічних банків мікросхеми синхронного ДОЗУ запроваджено спеціально через те, що пристрої з певною логічною організацією працюють не зовсім коректно в системах, що базуються на деяких базових наборах. Наприклад, контролер пам'яті, що знаходиться у складі хаба FW82815 базового логічного набору i82815, дозволяє тримати одночасно відкритими до чотирьох сторінок у окремих логічних банках (для мікросхеми пам'яті з чотирибанківською логічною організацією це означає по одній сторінці на кожен банк) грубо кажучи, цей механізм еквівалентний чергуванню банків (Bank Interleaving). Тому, якщо сталося потрапляння до сторінки, логіка спробує вибрати альтернативну політику (простіше кажучи, прийняти певне рішення): виконати фазу закриття банку та всіх відкритих сторінок або закрити лише сторінку (Close Page), у яку відбулася помилка. Якщо прийнято рішення про закриття однієї сторінки, інші можуть залишатися відкритими, у результаті доступ "банк-банк" можливий лише з додаткової затримкою в 1 такт. У випадку, якщо дані, що запитуються, знайдені у відкритій сторінці, доступ до них може бути здійснений негайно (Seamlessly). Однак дані установки параметра пов'язані з певним ризиком, оскільки у разі промаху в сторінку (Page Miss), відповідний рядок буде закрито для проведення циклу перезаряду і відкриється вже після повного встановленого циклу затримок. У разі застосування політики закриття всіх банків (Close All Banks) наступний доступ вважатиметься неодруженим (безкорисним), оскільки банки не можна закрити до моменту приходу команди початку наступного циклу. Плюс, після закриття банку необхідно провести його реактивізацію, потім потрібно певну кількість додаткових тактів.

SDRAM Speculative Read

Параметр, що дозволяє (Enable) або забороняє (Disable) робити випереджаюче читання в SDRAM-підсистемі пам'яті, що базується. Це означає, що його включення дозволяє видавати сигнал дозволу запису (WE#) трохи раніше, ніж адреса буде декодована (однозначно визначена). Цей режим подібний до "Speculative Leadoff" і знижує загальні тимчасові затримки на проведення операції читання. Іншими словами, ініціалізація (установка) сигналу дозволу запису відбувається практично одночасно з генерацією адреси, де знаходяться необхідні дані. Тому, якщо аналізований параметр включений, контролер видасть сигнал WE# до завершення декодування адреси комірки, що зчитується раніше, дещо підвищуючи загальну продуктивність системи.

Read Around Write

Шина даних є двонаправленим інтерфейсом, однак у певний момент часу інформація про неї може переміщатися лише одному напрямку. Це означає, що команда запису може перерватись командою читання. У середньому, операції запису займають лише невелику частину загального трафіку (близько 5-10%), проте, навіть теоретичний один записаний біт може спричинити досить відчутну затримку операції читання. Для обходу цієї проблеми контролер пам'яті містить спеціальний накопичувальний RAW-буфер (Read Around Write), куди при його активізації (Enable) накопичуються дані для запису, і коли шина звільняється, інформація з буфера переміщається масив ДОЗУ, не перериваючи виконання поточної операції. На додаток до цього, RAW-буфер може застосовуватися як додатковий міні-кеш, який може використовувати процесор для безпосереднього отримання інформації без доступу в системне ОЗУ. Накопичувальний буфер також є досить важливою складовою в SMP-системах, оскільки його можна використовувати з метою спрощення механізму стеження (забезпечення когерентності) та розподілу даних між агентами (процесорами) без необхідності доступу в основну пам'ять.

SDRAM PH Limit

Обмеження кількості попадань у сторінку логічного банку мікросхеми SDRAM. Вплив фаз регенерації на продуктивність збільшується зі збільшенням обсягу мікросхеми пам'яті (або збільшенням обсягу модуля пам'яті). Як говорилося раніше, регенерація просто необхідна через динамічну природу ядра ДОЗУ, оскільки конденсатор втрачає заряд (читай, дані) через чітко встановлений проміжок часу. З моменту відкриття сторінки підсилювач рівня може утримувати дані лише обмежений час. Щоб гарантувати підтримку цілісності даних, оскільки вони через певний інтервал повертаються назад у рядок, необхідно ввести обмеження на час активності сторінки. Тому в BIOS деяких чіпсетів (наприклад, AMD-750) зазвичай є відповідний пункт меню для того, щоб мати можливість вибрати між 8 і 64 попаданнями в сторінку до моменту закриття рядка. Залежно від кількості модулів у системі та від їх організації (обсягу використовуваного модуля та логічної організації мікросхем у складі цього модуля) експериментально можна підібрати оптимальне значення кількості влучень у сторінку. Оскільки за умови нормального функціонування існує дуже обмежена ймовірність, що наступна команда читання потрапить у ту ж сторінку, що й попередня, ймовірність виникнення промаху в сторінку збільшується за експоненційною залежністю після кожного попадання, що йде один за одним. Якщо рядок залишається відкритим, його необхідно закрити до приходу сигналу RAS# (до подачі чергової команди вибору рядка), що є найкращим варіантом після чітко встановленої кількості влучень у сторінку (примусове закриття сторінки). Крім цього, ця обставина знімає певну кількість циклів затримки, необхідні виконання перезаряду, від загальної кількості затримок, які можуть виникнути при промаху. Тому для отримання найкращої продуктивності в ресурсомістких додатках рекомендується встановлювати даний параметр максимально значення 16.

Іноді свого роду подібний параметр можна зустріти під назвою PLT (Page Life-Time, Enhance Page Mode Time). Так, існує одна досить фундаментальна відмінність між цими підходами: на відміну від PH Limit, який обмежує кількість послідовних попадань у сторінку та примусово її закриває, PLT не має лічильника статистики "хітів" (попадань), проте заснований на механізмі визначення моменту закриття рядка. Проте таймер активізується лише після виходу інтерфейсу зі стану очікування після того, як повністю закінчена процедура читання/запису скине лічильник. Як наслідок, від тривалості послідовності команд читання/запису залежить час перебування сторінки в активному стані, доки не відбудеться промаху.

SDRAM Idle Cycle Limit

Інтерфейс деяких BIOS надає можливість вибору обмеження кількості холостих циклів мікросхеми SDRAM (іноді зустрічається як SDRAM Idle Timer), що визначається ставленням тривалості циклу активності банку до часу його простою (холостому ходу). Іншими словами, це інтервал часу, протягом якого сторінка може залишатися відкритою навіть у випадку, якщо поточна команда активізації не адресована їй. Даний параметр безпосередньо пов'язаний з PH Limit і зазвичай становить від 0 до 64 тактів, після чого йде безперервний цикл (Infinity), при якому теоретично рядок може залишатися постійно відкритим. Це означає не тільки завдання можливої ​​кількості послідовних попадань в одну й ту саму сторінку, але також і можливість запрограмувати контролер для закриття конкретної сторінки, якщо в ній не намічається запит на читання в певний інтервал часу. Очевидно, ключовим моментом у цьому механізмі є швидкість виконання кристалом ДОЗУ команди регенерації (Precharge, PRE) - чим швидше вона виконується, тим швидше можна отримати дані, якщо в цей момент контролером отримана команда читання/запису рядок пам'яті, що проходить цикл перезаряду.

Взагалі, вибір тривалості циклу холостого ходу залежить здебільшого від типів виконуваних завдань. У специфічних сервер-орієнтованих "важких" додатках, де переважають переважно довільні звернення, велику користь приносить використання політики закриття сторінок (чим швидше закриється один рядок, тим швидше можливий доступ до іншого), що вказує на необхідність використання лічильника холостих циклів з мінімально можливим значенням. У потокових задачах, коли постійно відкрита сторінка збільшує продуктивність, рекомендується збільшення значення неодружених циклів. Тим не менш, не варто сильно захоплюватися, пам'ятаючи, що значення лічильника може виявитися більшим за можливість інтерфейсу регенерації конкретної мікросхеми.

DRAM Drive Strength

Параметр (ще відомий як Buffer Drive Strength), що управляє розподілом струмового навантаження на вихідні буфери сигнальних ліній (програмоване навантаження), шляхом зміни стану відповідного регістру управління, який містить бітові поля з чітко встановленими значеннями, контрольованими через BIOS. Кінцевою метою є підвищення швидкодії чи стабільності функціонування підсистеми пам'яті та контролю навантаження на шині у разі нестабільної роботи з великою кількістю встановлених модулів з максимальним навантаженням на фізичний рядок.

Небуферизовані (Unbuffered) модулі пам'яті SDRAM DIMM мають кінцеву частоту функціонування, коли зберігається стабільність роботи. Однак із збільшенням кількості мікросхем у складі модуля збільшується ємнісне навантаження на шину пам'яті. Ця обставина вимагає більшої сили струму, щоб підтримувати певний рівень сигналу, оскільки типова сигнальна лінія представляється (досить спрощено) як RC-ланцюг, де при фіксованому значенні опору ємність є стримуючим фактором. Таким чином, виходить, що кращої продуктивності та стабільності можна досягти меншою кількістю встановлених модулів пам'яті іншими словами, меншим ємнісним навантаженням на шину. З іншого ж боку, це означає використання модулів з мікросхемами пам'яті великої інформаційної ємності та логічної організації (для зменшення навантаження на сигнальну лінію), що підтримується далеко не всіма базовими логіками. Більшість чіпсетів мають обмеження в 16 мікросхем на повний фізичний рядок ). Наприклад, модулі пам'яті із застосуванням мікросхем-регістрів (Register) і мікросхем фазового автопідстроювання частоти (ФАПЧ, PLL) ? Registered DIMM ? з позиції питання дозволяють використовувати до 36 мікросхем пам'яті на повний рядок, при цьому значно зменшуючи навантаження на командно-адресний інтерфейс підсистеми.

Якщо даний параметр розглядати з позиції фізичних термінів, то все базується на ємнісному навантаженні, фронтах імпульсів та узгодженні з повним опором (Z o). Внаслідок невеликих перетворень отримуємо залежність повного опору на заданій частоті від ємності навантаження: Z o =U/I=1/(C*f). Оскільки повний опір залежить від напруги та струму сигналу в ланцюзі, даною установкою BIOS можна регулювати Z o змінюючи значення U і I, оптимізуючи ємнісне навантаження на сигнальну лінію шини. Якщо одночасно збільшувати напругу і струм, підтримуючи постійне значення опору, то, зрозуміло, збільшиться і потужність, що розсіюється в ланцюгу. З іншого боку, якщо зберігати постійним рівень напруги, збільшуючи струм ланцюга, можна збільшувати повний опір. Основною метою ж є узгодження внутрішнього опору джерела з власним опором сигнальної лінії та опором навантаження (узгодження опорів). Це дозволяє мінімізувати відображення сигналу і перекіс (ідеалізувати форму і тривалість фронту) між активними рівнями, по-іншому, покращити цілісність сигналу. Зниження рівня сигналу (для SDRAM стандартно 3.3V), зменшується запас перешкодостійкості (Noise Margin) для високого і низького логічних рівнів. Проте, найважливішим контролюючим чинником імпедансу (повного опору, Z o) є струм. Змінюючи значення сили струму при постійному рівні напруги сигналу, можна контролювати повний опір, а значить управляти навантаженням на конкретну сигнальну лінію.

Вперше управління струмовим навантаженням зустрічається в логічних наборах серії Triton від Intel i82430HX і i82430TX. Керуючий регістр DRAMEC (DRAM Extended Control Register), що міститься в північному мосту цих наборів, відповідає за рівень сигналу на адресних лініях (MAD Memory Address Drive Strength). Іншими словами, цей 2bit регістр DDECR програмує струмове навантаження на вихідні буфери ліній адресації MAA/MAB і MA/MWE# за значеннями 8/12 mA для мосту FW82439HX (базовий набір i82430HX) і 10/16 mA 3x4 F8 для F8. У деяких базових наборах від VIA (наприклад, КТ133) ввели персональний розширений 8bit регістр, що дозволяє програмувати вихідні буфери як адресних ліній, а й інших за значеннями 12/24 mA. Змінюючи значення сили струму лініями даних (Memory Data Drive), команд (SDRAM Command Drive), адреси (Memory Address Drive) і стробів (CAS# Drive і RAS# Drive) можна досягти підвищення швидкості чи стабільності функціонування підсистеми пам'яті.

Свого роду окремим випадком аналізованого параметра є обмеження фізичного навантаження на рядок за частотою. Наприклад, серія i82815xx відрізняється від базових наборів VIA неможливістю роботи підсистеми пам'яті в випереджальному асинхронному в порівнянні з основною шиною режимі (виняток становить лише випадок 66/100 MHz за основною шиною/інтерфейсом підсистеми пам'яті відповідно). Для запобігання можливим апаратним збоям пам'яті на високочастотній шині та збільшенні навантаження на фізичний рядок розробник ввів інтегровані в контролер датчики рядка (Bank Sensor), що визначають сумарне фізичне навантаження. За допомогою механізму зворотного зв'язку організовано керування навантажувально-частотною характеристикою підсистеми пам'яті: при частоті основної шини (FSB) в 133MHz і навантаженні підсистеми пам'яті до чотирьох фізичних рядків включно баланс по частоті зберігається. Якщо сумарне навантаження більше чотирьох фізичних рядків, то підсистема пам'яті автоматично переводиться в 100MHz режим функціонування.

System BIOS Cacheable

Параметр, що дозволяє (Enable) або забороняє (Disable) кешування BIOS. Після завантаження системи немає необхідності звертатися до ПЗУ, оскільки всі системні установки та параметри завантажуються в ОЗУ, тому кешувати ці дані недоцільно. Тим не менш, включення цього параметра призводить до появи можливості кешування (дуже швидкого доступу до необхідних даних) області пам'яті на адресу системного BIOS в ОЗУ. Оскільки пам'ять, що використовується в BIOS, дуже повільна, тобто можливість копіювання установок BIOS в спеціально відведену ділянку (F0000h FFFFFh) системної пам'яті, але це застосовно тільки у випадку, якщо системний BIOS затінений (Shadow). Але якщо програма спробує виконати операцію запису в дані адреси, це може призвести до глобальної помилки системи.

Video BIOS Cacheable

Параметр, що управляє кешуванням BIOS відеокарти, але працює лише у випадку, якщо відео BIOS затінений (пункт Video BIOS Shadow у положенні Enable). Дозвіл цього параметра призводить до появи можливості кешування області пам'яті за адресами BIOS відеоадаптера C0000h C7FFFh в ОЗУ аналогічно "System BIOS Cacheable", тільки цього разу копіюються установки підсистеми відео. Якщо будь-яка програма спробує виконати операцію запису на ці адреси, система видасть повідомлення про помилку. В даному випадку рекомендації щодо встановлення аналізованого параметра аналогічні попередньому пункту.

Video RAM Cacheable

Аналогічно двом попереднім параметрам, роздільна здатність (Enable) якого дозволять кешувати вміст відеопам'яті в системному ОЗП (A0000h AFFFFh), збільшуючи при цьому швидкість доступу до відеопам'яті і дещо покращує системну продуктивність.

8 bit I/O Recovery Time

Пункт налаштування, що характеризує час відновлення після проведення операції читання/запису для 8bit пристроїв ISA-інтерфейсу так званий механізм відновлення шини вводу/виводу (I/O Bus Recovery Mechanism). Цей параметр вимірюється в тактах шини та визначає, яку затримку система встановлюватиме після видачі запиту на читання/запис пристрою вводу/виводу. Ця затримка необхідна, оскільки цикл читання/запису для пристроїв інтерфейсу ISA значно більше, ніж для периферійних компонентів PCI. Рекомендоване значення цього параметра за замовчуванням 1, і його слід збільшувати тільки у разі встановлення в комп'ютер будь-якого досить повільного пристрою ISA. Може набувати значення від 1 до 8 тактів і NA (за замовчуванням відповідає 3.5 такту).

16 bit I/O Recovery Time

Параметр, що характеризує час відновлення після операції читання/запису для 16bit пристроїв ISA-інтерфейсу. За аналогією з попереднім параметром, рекомендоване значення 1. Може приймати значення від 1 до 4 тактів і NA (за замовчуванням відповідає 3.5 такту).

Memory Hole at 15M-16M

"Дірка" в проміжку між 15-м і 16-м мегабайтами системного ОЗП (у деяких конфігураціях буває 14?15). Її роздільна здатність (Enable або вказівка ​​використовуваного простору безпосередньо) дозволяє звертатися до пристроїв введення/виводу, що використовують інтерфейс Legacy ISA, як до пам'яті, за рахунок чого збільшуючи швидкість доступу до них, проте забороняє системі використовувати відведену область ОЗП, резервуючи її для потреб встановленої карти розширення. Тому вмикати цей параметр слід у разі, якщо це потрібно документації на встановлену в комп'ютері периферійну плату. Вимкнення (Disable або None) дозволяє виключити для всіх звичайних програм можливість використання області пам'яті, що вказується, і дати системі прямий доступ до повного обсягу встановленого системного ОЗУ.

VGA Shared Memory Size

На відміну від попереднього параметра, дана настройка характеризує резервовану пам'ять потреб підсистеми відео, інтегрованої в сам чіпсет. Уніфікована архітектура пам'яті (UMA Unified Memory Architecture) є аналогом ще одного схожого стандарту SMBA (Shared Memory Buffer Architecture). Базова ідея UMA надати роздільний доступ до основної пам'яті в системі, виключивши за рахунок цього необхідність у спеціально виділених графічних буферах, де базова логіка поступається контроль над системним ОЗУ, коли інтегрований графічний контролер вимагає до неї доступ. Все це досить негативно позначається на загальній продуктивності системи, оскільки уніфікований кадровий буфер її "гальмує" (іноді падіння може сягати 15%) щодо non-UMA версії. Теоретично, аналізований механізм допускає динамічну зміну розміру кадрового буфера в залежності від вимог поточного запущеного додатка, проте практично неможливо вийти за рамки відведеного в BIOS Setup обсягу. Тому для визначення необхідного об'єму з урахуванням необхідної роздільної здатності екрану, глибини кольору та максимально можливої ​​гранулярності (найменший крок зміни) пам'яті (0.5MB) буде корисна наступна таблиця:

Об'єм кадрового буфера, що встановлюється

Однак варто зауважити, що зміна об'єму резервованої під кадровий буфер пам'яті може мати різну дискретність з кроком від 0.5MB до арифметичної прогресії (2 N) і власну стелю, що визначаються конкретною версією BIOS. Тому цифри в таблиці є "опорними" і можливо, що необхідний обсяг не вдасться встановити точно, в результаті чого потрібно визначити близьке (в той чи інший бік) значення від необхідного.

PCI 2.1 Support

Параметр, що визначає підтримку специфікації шини PCI 2.1, паралельну роботу якої, крім "Passive Release" та "Delayed Transaction", характеризують ще два механізми: Multi-Transaction Timer (MTT - таймер для кількох транзакцій, який дозволяє пристроям, що управляють шиною PCI, зберігати за собою керування шиною та виконувати передачі коротких пакетів даних без повторної процедури контролю шини, що дає можливість підвищити продуктивність при обробці, наприклад, відеоданих) та Enchanced Execute Recording (EER) покращена продуктивність при записі, яка досягається завдяки використанню буферів більшої глибини, злиттю операцій і швидшому оновленню DRAM, у результаті цикли записи надають менший вплив на системну продуктивність, а при злитті операцій запису цикли байта, слова і подвійного слова об'єднуються в єдину операцію запису на згадку). Однак ці два режими в специфікації, що розглядається, включені за умовчанням і в управлінні не потребують. Дана ревізія специфікації 2.1 розширює підтримувані можливості версії 2.0: реалізована можливість роботи 64bit пристроїв PCI, крім чого введений мостовий механізм PCI-to-PCI, що дозволяє збільшувати максимальну кількість периферійних пристроїв PCI-інтерфейсу, що встановлюються, тепер їх може бути більше 4. Однак найважливіше від 4. Це специфічний механізм Concurrent PCI: тепер шина спирається на мультитрансакційний таймер, що оптимізує продуктивність для коротких, але потужних потоків, що полегшує роботу в режимі реального часу, і обмін даними за інтерфейсом виконується більш ефективно. Затримки, що вносяться задатчиками шини, знижуються, що полегшує ефективну одночасну роботу процесора та PCI/ISA-пристроїв, оскільки тепер кожен окремий слот PCI носить якість керуючого (функціонує як Bus Master).

Цікавими є також два унікальні механізми, що дозволяють покращити ефективність обміну даними між PCI та іншими підсистемами. Так, буфер запису процесор-PCI-інтерфейс (CPU-to-PCI Write Buffer) надає можливість запису до чотирьох слів, поставлених у чергу інтерфейсу PCI, після передачі команди готовності пристроєм приймати дані. Зазвичай процесор може виконувати виключно прямий запис в PCI і буде простоювати в очікуванні, поки пристрій не поверне відповідь про підтвердження готовності прийому. Іншими словами, використання цього буфера дозволяє значно зменшити кількість холостих тактів (Idle Cycles) у режимі очікування процесора.

Режим передвиборки з пам'яті (PCI-to-DRAM Prefetch) використовується, щоб уникнути повторюваних фаз доступу до системної ОЗУ для вилучення та доставки невеликих порцій, які можна попередньо вибрати з масиву когерентних даних. Це означає, що дані постійно знаходяться в буфері, перш ніж знадобляться, і можуть бути доступні з мінімальною затримкою.

Вимикати параметр "PCI 2.1 Support" слід, якщо встановлена ​​плата не відповідає версії 2.1 і при роботі дає збої. Якщо всі периферійні пристрої використовують інтерфейс PCI 2.1, цей параметр рекомендується включити.

Passive Release

Пасивне визволення. Даний режим роботи є свого роду "ковзаном" функціонування шини PCI, починаючи з версії 2.0 - це реалізація її паралельної роботи, яка дозволяє більш ефективно виконувати передачі даних між процесором, PCI та ISA інтерфейсами для підвищення швидкості. Допускаючи чергування до шини від процесора та інших пристроїв управління PCI, система може продовжувати обробку запитів навіть тоді, коли звернення від пристрою інтерфейсу ISA повністю захопило шину. Іншими словами, аналізований механізм визначає узгодженість циклів EISA/ISA та звернень CPU-to-PCI (процесор-пристрій PCI), що дає можливість перевизначити PCI-шину і дозволяє процесору отримати до неї прямий доступ та захопити керування. Тому включення (Enable) даного режиму дозволить периферійним компонентам, підключеним до шин PCI та ISA, використовувати менше системних ресурсів.

Delayed Transaction

Затримана (відкладена) транзакція. Інтерфейс ISA функціонує на 1/4 від частоти синхронізації шини PCI, маючи тому набагато більші затримки. Якщо пристрій PCI намагається отримати доступ до системної шини в момент, коли її зайняв пристрій ISA-інтерфейсу, в цьому випадку пристрій PCI може зробити тимчасовий запис даних в спеціальний буфер, з якого пізніше дані в фазі пасивного звільнення виставляться на запис в системну шину. При цьому пристрої керування інтерфейсів можуть вільно скористатися шиною PCI, а передача даних на шину ISA може бути завершена пізніше. Даний механізм надзвичайно актуальний, оскільки, наприклад, цикл такого звернення пристрою 8bit інтерфейсу ISA займає близько 5060 тактів шини PCI. Тому затримана транзакція дозволяє більш ефективно використовувати шини PCI та ISA, що має призвести до більш гладкої роботи периферійних компонентів ISA-інтерфейсу та дати можливість одночасного доступу до пристроїв на шинах ISA та PCI. Включення (Enable) цього параметра помітно полегшує узгодженість даних інтерфейсів, застосовуючи 32bit буфер підтримки збільшення часового циклу обміну на шині PCI. Однак, якщо в системі периферійна карта ISA-інтерфейсу не встановлена, цей параметр рекомендується вимкнути (Disable).

PCI Latency Timer

Таймер затримки на PCI шині. Ініціатор (Master) і цільовий пристрій на шині PCI повинні мати певні обмеження кількості циклів очікування, які вони можуть додавати до поточної транзакції. Крім того, ініціатор запиту повинен мати програмований таймер, що обмежує його присутність на шині, як агента, що задає, в періоди максимального завантаження інтерфейсу. Аналогічна вимога пред'являється і до мостів, які здійснюють звернення до пристроїв з більшим часом доступу (ISA, EISA, MC інтерфейсів), причому ці мости повинні розроблятися виходячи з жорстких вимог відсутності значного впливу низькошвидкісних пристроїв на загальну продуктивність шини PCI.

У разі відсутності у господаря шини достатнього обсягу буфера для зберігання лічених даних він повинен відкласти свій запит на шину до повної готовності буфера. У циклі запису всі дані, призначені передачі, повинні бути готові до запису перед процедурою виконання фази доступу до шини. Для забезпечення максимальної продуктивності PCI-інтерфейсу дані повинні передаватися за схемою регістр-реєстр. У системах, побудованих на шині PCI, завжди необхідно дотримуватися компромісу між низьким значенням затримки (присутністю агента на шині в активному режимі) та досягненням найвищої продуктивності всіх учасників транзакцій. Як правило, найвища продуктивність досягається при тривалому безперервному (пакетному) доступі пристрою до шини.

Кожен слот розширення компонентів інтерфейсу PCI має чітко визначену кількість тактів для отримання безперервного доступу до системної шини. З моменту його отримання кожен доступ сполучається з початковою затримкою (пенальті), а співвідношення між кількістю холостих і активних активів покращується зі збільшенням циклів затримки шини (PCI Latency). У загальному випадку, допустимий діапазон значень затримок лежить в межах від 0 до 255 тактів шини PCI з кратним кроком 8. Регістр, керуючий даною затримкою, повинен бути доступний для запису у випадку, якщо пристрій може здійснювати пакетний доступ до шини більш ніж за дві фази і повинен залишатися в режимі тільки для читання (Read-Only) для пристроїв, що забезпечують свій доступ за дві і менше фази в пакетному режимі (апаратне значення таймера в цьому випадку не повинно перевищувати 16 тактів PCI). Збільшення затримки, наприклад, з 64 до 128 циклів шини має покращувати системну продуктивність на 15% (продуктивність також збільшується, якщо значення затримки змінити з 32 до 64 тактів). Якщо в системі використовується чіпсет з хабовою архітектурою (наприклад, всі Intel 8xx), то значення PCI Latency, що є в налаштуваннях BIOS, відноситься тільки до мосту PCI-to-PCI/AGP, а не до Host-to-PCI, оскільки MCH ( хаби основних інтерфейсів, що входять до складу набору логіки, не підтримують PCI Latency.

AGP 2X Mode

Специфікація прискореного графічного порту (Accelerated Graphics Port) у своїй основі містить загальні команди управління PCI з різницею у можливості проведення прямих операцій у пам'яті (DiME або DME Direct (in) Memory Execute), наявності порту адресації (SBA SideBand Addressing) та використанні режиму наскрізного запису системне ОЗУ (Fast Write).

Використовуючи механізм DiME, відеоадаптери на основі AGP шини можуть функціонувати в двох режимах. У режимі DMA контролер поводиться як звичайний відеопристрій PCI, використовуючи лише власну локальну пам'ять для зберігання текстур та виконання операцій механізм функціонування DiME вимкнений. У разі використання режиму Execute контролер "уніфікує" частину системної пам'яті (саме цей обсяг вказується в параметрі "AGP Aperture Memory Size") для зберігання текстур, використовуючи специфічну схему переадресації (GART Graphic Address Remapping Table), динамічно перезначаючи 4KB-сторінки. Деякі виробники відеоконтролерів не вводять підтримку DiME (AGP-текстурування), використовуючи інтерфейс AGP лише для сумісності, а реалізуючи лише режим DMA. По суті, такий акселератор працює як звичайний PCI-відеоадаптер лише з "механічною" різницею - частота функціонування збільшена вдвічі: 66MHz у AGP проти 33MHz у PCI.

Специфічний порт адресації SBA дає можливість, використовуючи фронт і зріз синхросигналу, збільшувати результуючу (її ще називають "ефективною") частоту шини AGP, не збільшуючи при цьому 66MHz, що задає (опорної). AGP транзакції (пакет, у межах якого кілька операцій виконуються, як єдине ціле) використовуються тільки в режимі управління шиною (Bus Mastering) в той час як звичайна PCI транзакція в кращому випадку може передавати чотири 32bit слова за 5 тактів (оскільки передається адреса по шинах адреси/даних кожного пакета з чотирьох слів), транзакція AGP може використовувати Sideband для передачі адреси невеликими частинами одночасно з даними. Під час передачі пакета з чотирьох слів передаються чотири частини адреси наступного пакетного циклу. Після завершення циклу адреса та інформація запиту для формованого пакета вже передані, тому наступний пакет із чотирьох слів може стартувати негайно. Таким чином, AGP можна передати чотири слова за 4 цикли шини, а не за п'ять, необхідних для PCI, що, з урахуванням 66MHz частоти синхронізації, в ідеалі дає пікову пропускну здатність 264MBps.

Для швидшої передачі інформації процесор спочатку записує дані в системну пам'ять, а графічний контролер робить їх вибірку. Однак у разі передачі великого обсягу даних, пропускної спроможності системної пам'яті може не вистачити, для чого внесено наскрізний режим передачі Fast Writes. Він дозволяє процесору безпосередньо, не звертаючись до системної пам'яті, передавати дані графічному контролеру, що, безумовно, досить відчутно може підняти продуктивність графічної підсистеми та зняти частину навантаження з основної підсистеми ПК. Тим не менш, даний режим підтримується не всіма системними логіками стану статусних регістрів окремих чіпсетів забороняють на найнижчому рівні його використання. Так, режим наскрізного запису на даний момент реалізований у деяких чіпсетах від Intel (серія i820, i840, i850 та i845x) та VIA (Apollo 133A, KX133, KT133 та всі наступні). Системні логіки i440хX, i810, i815, AMD-750, AMD-760 та AMD-760MPx цих виробників цей режим не підтримують.

Режим AGP 2X дозволяє вмикати/вимикати (Enable/Disable) подвоєний протокол передачі даних за інтерфейсом AGP. Як уже говорилося, передача даних у специфікації AGP 1X здійснюється по фронту синхросигналу, використовуючи 66MHz строб, забезпечуючи в піку пропускну здатність 264MBps. Увімкнення режиму AGP 2X Mode подвоює пропускну здатність за допомогою передачі даних по фронту та зрізу синхросигналу до теоретичної "стелі" в 528MBps. При цьому зрозуміло обов'язкова підтримка специфікації AGP2X як базовою логікою, так і графічним контролером. Вимкнення цього режиму рекомендується, якщо спостерігається нестабільна робота системи або планується розгін (не враховується для базових логік з асинхронним інтерфейсом AGP, наприклад, серії i850 та i845x).

AGP Aperture Memory Size

Гіпотетична перевага інтерфейсу AGP щодо PCI, якщо не враховувати схему синхронізації, полягає в тому, що він дозволяє використовувати системну ОЗУ як частину уніфікованої архітектури (UMA Unified Memory Architecture) для зберігання даних, застосовуючи раніше згадуваний режим DiME. Графічний адаптер може отримати доступ до даних і працювати з ними прямо в системній пам'яті, минаючи власну локальну пам'ять. Ця особливість вимагає відведення чітко заданого обсягу системного ОЗП для використання під операції з графічними даними. У міру збільшення обсягу локальної відеопам'яті графічного контролера, дана особливість резервування частини системної пам'яті, зрозуміло, втрачає власну релевантність, внаслідок чого існує кілька рекомендацій щодо використання об'єму ділянки основної пам'яті, що відводиться.

Взагалі апертура є частиною діапазону адресного простору системного ОЗУ, відведеного під графічну пам'ять. Провідні цикли, що підпадають під діапазон апертури, пересилаються до інтерфейсу AGP без необхідності трансляції. Розмір апертури AGP визначається, як максимально використовувана AGP пам'ять, помножена на два (х2), плюс 12MB це означає, що розмір пам'яті AGP, що використовується, становить менше половини розміру апертури AGP. Ця обставина пояснюється тим, що система вимагає не кешованої пам'яті AGP, плюс аналогічну за обсягом область пам'яті для комбінованого запису і додаткові 12MB для віртуальної адресації. Фізична пам'ять звільняється за потребою лише коли API (програмний шар) робить відповідний запит створення нелокальної поверхні (Create Non-local Surface). Операційні системи Windows 9х, наприклад, використовують ефект "водоспаду" (Waterfall Effect), коли поверхні спочатку створюються в локальній пам'яті, а у разі її заповнення, процес створення поверхні передається в AGP пам'ять, а потім в системну. Таким чином, використання ОЗП автоматично оптимізується для кожної програми, де AGP- та системна пам'ять не використовуються без абсолютно крайньої необхідності.

Однозначно дати схему визначення оптимального розміру апертури дуже складно. Тим не менш, оптимум резервування системного ОЗП може визначатися наступною формулою: загальний обсяг системного ОЗП/(об'єм відео ОЗП/2). Наприклад, для відеоадаптера з 16MB відеопам'яті в ПК з 128MB системного ОЗП апертура AGP складе 128/(16/2)=16MB, а для відеоадаптера з 64MB відеопам'яті в ПК з 256MB системного ОЗП 256/(64/2)=8. Дане рішення є свого роду апроксимацією реально в будь-якому випадку рекомендується відводити під апертуру не менше 16MB. Необхідно також пам'ятати, що розмір апертури (за схемою 2 N або вибір між 32/64 MB) прямо не відповідає одержуваної в результаті продуктивності, тому збільшуючи його до величезних пропорцій, продуктивність не поліпшиться. В даний час, при середньому обсязі системного ОЗУ 128 256 MB, практичним правилом вважається мати розмір апертури AGP від ​​64MB до 128MB. Перевищуючи 128MB "бар'єр", продуктивність не погіршується, але все одно краще дотримуватися "стандартних" 64 128 MB, щоб розмір таблиці GART не був занадто великий.

Іншою "лобовою" рекомендацією, що є скоріше результатом множинних практичних експериментів, може бути відведення під AGP Aperture Memory Size половини об'єму системної ОЗУ з урахуванням можливості BIOS: 8/16/32/64/128/256 MB (схема з кроком 2 N) або вибір між 32/64 МБ. Однак у системах з невеликим (до 64MB) і з великим (від 256 і більше) обсягом ОЗУ це правило не завжди працює (сказається ефективність), крім чого, як говорилося раніше, треба ще й враховувати обсяг локальної ОЗУ самої відеокарти. Тому рекомендації в даному контексті можна подати у вигляді наступної таблиці з урахуванням можливості BIOS:

Залежність розміру апертури від обсягу системного ОЗП

Spread Spectrum Modulated

Генератор синхросигналів (Clock Synthesizer/Driver) є джерелом пульсацій, граничні величини яких утворюють електромагнітну інтерференцію (EMI Electromagnetic Interference) високочастотне електромагнітне випромінювання (перешкоди), що проникає за межі середовища поширення (передачі), головним чином за рахунок використання та модуляції. В основі ефекту EMI лежить складання двох або більше частот, в результаті чого спектр сигналу набуває складного характеру. Спектральна модуляція тактового імпульсу (SSM, інакше SSC Spread Spectrum Clock) дозволяє рівномірно розподілити мізерно малі значення загального фону електромагнітного випромінювання, що виходить від будь-якого функціонуючого компонента системи, по всьому частотному спектру синхроімпульсу. Іншими словами, SSM дозволяє "приховати" високочастотні перешкоди на фоні корисного сигналу шляхом внесення до його спектру ще одного додаткового сигналу, що функціонує в частотному діапазоні кількох десятків кілогерц (такого роду процес і називається модуляцією).

Механізм SSM призначається зменшення інтерференції гармонік вищих типів частоти функціонування шини. Теорія сигналів говорить про те, що на певній частоті в сигнальній лінії будь-яка форма хвилі породжує вищі типи гармонійних коливань, які згодом акумулюючись можуть стати перешкодою для основного сигналу. Одним із шляхів обходу цієї проблеми є вплив на основний сигнал певної частоти модулюючих коливань набагато нижчою, що є результатом варіацій ±1% від номінального значення. Зазвичай реалізація SSM зводиться до використання двох різних значень, номінальна частота для яких є опорною, або встановлення основної частоти як максимуму (низькопрофільна модуляція) частіше до опорної. Насправді існує маса причин і методів.

В основі стоїть факт, що зі збільшенням частоти функціонування електронні компоненти випромінюють електромагнітні перешкоди, які можуть стати причиною інтерференції сигналів інших пристроїв. Оскільки будь-який пристрій, який перевищує межу допустимих значень впливів сторонніх сигналів, не проходить сертифікацію федеральної комісії зв'язку (FCC Federal Communication Committee), важливо зрозуміти методи визначення рівня EMI. Для початку пристрій, що тестується, вводять в режим радіоприймача і визначають діапазон частоти прийому в широкому спектрі з вимірюванням інтерференція з відео і аудіо сигналами. Чутливість смуги пропускання пристрою визначається в порядку 1MHz. Якщо основна робоча частота модулюється, розширюючи смугу пропускання на більш ніж типові 45 MHz, спектр електромагнітної інтерференції змінюється: замість гострих різких піків (звичайна форма прояву немодульованого EMI) з'являються так звані "гаусові дзвони" (форма сигналу, зверху обмежена кривою, опис гаусовим розподілом), в результаті чого результуюча амплітуда сигналу стає значно менше (1/3?1/4 від амплітуди немодульованої несучої частоти, що несе сигналу). Однак, незважаючи на це, енергетика лишається постійною. Оскільки ширина імпульсу стає більшою, а закон збереження енергії повинен виконуватися, амплітуда цього сигналу буде меншою.

Роздільна здатність (Enable) модуляції спектра може зменшити рівень ЕМІ, викликаний скупченням близьких компонентів, що функціонують на високих частотах, і поліпшити стабільність роботи. У разі використання позаштатних умов ("розгін"), включення SSM може призвести до нестабільної роботи системи через те, що з великим значенням коефіцієнта множення, що застосовується в даний час, ±0.5% модуляції можуть стати причиною різниці настільки, наскільки, скажімо, 10MHz для одного циклу модуляції. Іншими словами, якщо процесор функціонує на граничній частоті, її збільшення ще на 10MHz може стати фатальним, тому під час роботи системи у позаштатних умовах функціонування (Overclocking) SSM настійно не рекомендується використовувати (Disable).

Autodetect DIMM/PCI Clk

Протягом нормального функціонування системи синхросигнали від формувача передаються через усі слоти розширення інтерфейсів пам'яті та PCI. Кожен окремий слот та його висновки мають власні індуктивність, повний опір та ємність, що призводять до ослаблення та загасання синхросигналу. На додаток до цього сторонні сигнали є джерелом EMF (Electric Motion Force, ЕРС) та EMI. Цей параметр допомагає автоматично визначати та налаштовувати частоту функціонування модулів пам'яті та адаптерів інтерфейсу PCI. Його включення (Enable) дозволяє зменшити вплив електромагнітної інтерференції на компоненти, що встановлюються в систему, що, у свою чергу, підвищує загальну стабільність роботи всієї системи в цілому.

Резюме

Отже, ясно одне: однозначно високошвидкісну та надзвичайно надійну систему можна отримати, використовуючи лише досить якісну пам'ять. Це означає, що зараз сучасна пам'ять, якщо вона, наприклад, SDRAM, повинна жорстко задовольняти все технічним вимогам, що висуваються, як мінімум, у рамках специфікації РС100. Придбавши пам'ять, що відповідає вимогам РС133, Ви отримуєте додаткову гарантію, що параметри, які описувалися раніше, можна сміливо встановити в рекомендований мінімум (максимум) і отримати максимально швидку і одночасно надійну систему. Саму ступінь "здатності до розгону" і стійкості до відмови кожен модуль пам'яті, так само як і системна (материнська) плата, визначає по-своєму. Саме тому чіткої рекомендації щодо параметрів, що встановлюються, дати практично нереально. Але, з іншого боку, є вже готова схема налаштування, дотримуючись якої можна, витративши деякий час, створити власну систему, що забезпечує максимальні показники продуктивності та гарантованого функціонування. На питання, як поведеться модуль пам'яті, та й система в цілому, із встановленими в BIOS налаштуваннями, однозначно може відповісти тільки конкретна ОС та спеціалізовані тестові пакети, які в змозі досить сильно навантажити підсистему пам'яті, ретельно її перевірити та вказати на можливі збої. помилки. Іншими словами, лише знання та розуміння всіх описаних раніше параметрів, а також терпіння та час дозволять досягти бажаного результату в досягненні заповітної мети будь-якого користувача ПК: зібрати максимально швидку та відмовостійку систему - ідеал співвідношення "якість/продуктивність".

www.jedec.org